PCBInside

아래 그림의 스텝 중에서 어떤 것이 당신이 매일 작업하는 디지털 신호와 근접한가? PWL 스텝은 바보스럽게 시작해서 생각할 필요없이 완벽히 균일한 램프를 따르고 위쪽 끝을 강하게 때린다. 실제 신호는 그렇지 않다. 부드럽게 보이는 커브는 가우시안 스텝이다. 그것은 가우시안 종 모양 커브의 시간 집적이다. 가우시안 스텝은 부드러운 시작과 부드러운 끝 그리고 중간에서 빠르고 모노토닉한 상승을 갖는다. 이것이 실제 디지털 신호처럼 보이고 합리적이다.

선형 시스템 분석 분야에서, 중심 극한 정리(Centeral Limit Theorem)는 많는 수의 유사 대역 제한 효과에 의해 성능이 제한되는 어떤 시스템의 스텝 응답이 효과의 수가 무한에 근접하면 가우시안이 되는 경향이 있다고 말한다. 전형적인 디지털 드라이버는 유사한 대역을 갖는 많은 성능 제한 스데이지들이 직렬로 케스케이드 되는 구성을 갖기 때문에 이 정리(theorem)를 디지털 디바이스에 적용한다.
I/O 드라이버는 실리콘에서의 nA 전류를 PCB에서의 mA 전류로 빠르게 변환하기 위해서 다단 스테이지를 사용한다. 단일 스테이지 FET 증폭기는 그런 일을 할 수 없다. 만약 PCB 레벨 전류로 스위치 하기에 충분히 큰 단일 스테이지 FET 게이트를 만든다면, 그 게이트를 빠르게 충전하기 위해서 실리콘 레벨에서 가용한 전류가 충분치 않다. 더 좋은 접근법은 회로를 직렬의 다단 스테이지로 쪼개는 것이다. 각 스테이지는 전 스테이지보다 익스포넌셜 하게 크다. 게이트 디자인 전문가는 많은 시간을 드라이버 스테이지의 수를 고르는 것과 각 스테이지가 최대의 성능을 달성하도록 조심스럽게 작업하는데 많은 시간을 보낸다.
그 곳이 중심 극한 정리가 역할을 할 곳이다. 당신이 10 스테이지를 가진 I/O 드라이버를 디자인 한다고 상상하자. dc에서 회로는 완벽히 작동한다. 주파수를 올림에 따라, 다양한 기생 효과가 나타나고 대역폭을 제한한다. 각 스테이지는 아마도 20 개의 기생 효과로 고통을 받는다고 하면 디자인을 완성하기 위해서 총 200 개의 효과를 다루어야만 한다. 시스템은 직렬로 연결된 200 개의 작은 로우패스 필터 요소의 케이케이드 처럼 행동한다. 가장 최악의 성능을 갖는 요소가 다른 요소가 얼마나 잘 작동하는지에 관계없이 전체 시스템의 대역폭을 제한한다. 전반적인 성능을 올리고 싶다면, 먼저 최악의 파트를 공략해야만 한다.
경험있는 IC 디자이너들은 계속해서 가장 낮은 걸림 효과를 식별하고 시스템의 모든 파트를 균일한 성능을이 될 때가지 한번에 하나씩 그것들을 개선한다. 그 성능을 넘어서 큰 이득을 내는 것은 점점더 어려워지고 있다. 그 점에서, 그들은 소소한 것을 그만두고 즉시 그들의 제품을 생산으로 넘긴다. 이런 과정은 모두 유사한 대역폭을 갖는 직렬 케스케이드 된 성능 제한적 스테이지로 구성되는 시스템을 만든다. 중심 극한 정리는 이런 시스템이 항상 가우시안 모양 스텝 응답을 만든다고 말해준다. 결론적으로, 이런 이유로 디지털 드라이버는 항상 가우시안처럼 보이는 신호를 만들 것이다.
위 그림은 가우시안 스텝과 PWL 스텝 사이의 시간 영역 최대 편차가 단지 5% 임을 보여준다. 그 양이 많지 않은 것처럼 들린다. 그러나 PWL 커브의 샤프한 코너는 주파수 영역에서 20 dB만큼 큰 편차를 만들 수 있다. 에러 소스로 충분하다(에지 쉐이핑을 참조하라).

원문: by Dr. Howard Johnson. First publ. in EDN magazine, October 8, 2009

참고: 중심 극한 정리(Centeral Limit Theorem)
확률 이론에서, 잘 정의된 예상 값과 잘 정의된 변화를 갖는 독립적 랜덤 변수에 대해서 CTL은 어떤 조건에서 충분히 많은 수의 반복에 대한 수학적 평균이 기본 분배일지라도 정규화 분포의 근사일 것일 것이라고 말한다. 즉 평균은 정규 분포(bell curve)를 따를 것이다.

파형을 결정하는 3대 요소는 드라이버 출력, 인터커넥션(PCB + Connector + ... ), 부하 이다.

위 3가지 요소의 특성이 파형을 결정한다. 많은 사람들이 범하는 실수 중 하나는 드라이버의 출력 특성이 이상적이라고 생각하고 인터커넥션의 특성과 부하의 특성만 살피는 것이다. 그러나 드라이버 출력 임피던스는 이상적이지 않아서 파형에 상당히 큰 영향을 줄 수 있다는 것이다.

가장 직관적인 예를 들어 보자. 드라이버 출력 임피던스가 PCB 임피던스보다 낮으면 overshoot가 발생하고, 드라이버 출력 임피던스가 PCB 임피던스보다 높으면 신호나 초반에 올라기지 못하는 현상이 발생한다.

조금 복잡한 예를 보자. 인터커넥션의 구성이 T 분기 되고 분기된 2개의 종단에 터미네이션 저항이 붙어 있는 경우를 가정해 보자. 드라이버의 임피던스가 정확이 PCB 임피던스와 매칭되면 T분기로 인한 임피던스 불연속에 기인한 노이즈는는 종단에서 나타나지 않는다. 이것은 분기후 임피던스가 얼마나 변했는지와는 무관하다. 분기후 구간의 임피던스가 종단 터미네이션과 매치되기만 하면 된다. 그런데, 드라이버의 임피던스가 PCB 임피던스와 매칭되지 않으면 분기점에서 반사된 파가 시작단에서 반사되면서 그 영향이 종단에 나타나게 된다. 즉, 종단에서의 파형이 드라이버의 출력 임피던스에의해서 영향을 받는다는 것을 의미한다.

드라이버의 임피던스는 디스크릿 저항저럼 고정된 값이 아니라 TR의 VI특성이 반영되는 임피던스이기 때문에 이상상적으로 고정된 임피던스가 아니고 V.T.P. 특성에 따라서 변하는 임피던스이다. 따라서 노이즈가 종단에 나타날 수 있다. 이것은 자연스런 현상으로 시스템 설계시 고려되어야 할 사항이다. 특히 FPGA처럼 출력 특성이 사용자 설정으로 변하는 시스템 설계시에는 전압별, 구동 전류별, 기타 설정별로 어떤 특성을 갖는지 파악하고 있어야 한다.

아래 파형은 위 T 분기 예에서 FPGA 50Ω 드라이버와 ideal 50Ω 드라이버의 파형 차이을 보여준다.