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드라이버 혹은 리시버를 모델링한 ibis 파일은 순수 칩 특성 부분과 패키지 특성 부분으로 구성된다.

이 중 패키지 구성에 대한 묘사는 단순한 R, L, C lumped 모델로 묘사가 된다. 그런데, 1 개의 섹션으로 구성된 RLC 모델이 드라이버나 리시버의 패키지를 묘사하기에 충분한 대역폭을 가지고 있을까?

대역폭(BW)은 인터커넥션을 지나는 신호의 전이시간(Rise Time)과 관련이 되므로, 전이 시간이 정해져야(specified)
IBIS의 패키지 모델이 신호의 대역폭을 충분히 커버할 수 있는 대역폭을 가졌는지 아닌지 알 수 있을 것이다. 또한 인터커넥션의 길이도 알고 있어야 한다. 다이(die)에서 핀 혹은 볼까지의 패키지의 리드 길이는 아마도 수 mm 일 것이다.

예들 들어 신호의 전이 시간이 300 ps라고 하자.
리드 길이가 1 mm일 경우, 전파 시간(TD)은 대략 7 ps(= 1000 / 150)이다. 따라서 1개의 셕션으로 모델링해도 되는 대역폭은 14 GHz(= 1 * 0.1 * 1 / 0.007)이다.(여기 참조) 전이시간 300 ps를 주파수로 환산하면1.17 GHz(= 0.35 / 0.3)이므로, 1 개의 션셕 패키지를 모델링해도 충분한 대역폭을 갖는다.
만약, 리드 길이가 5 mm일 경우, 전파 시간은 대략 33 ps(= 1000 * 5 / 150)이다. 이 경우 1 개의 셕션으로 모델링해도 되는 대역폭은 3 GHz(= 1 * 0.1 * 1 / 0.033)이다. 여전히 1 개의 셕션으로 구성된 패키지 모델이 유효하다.

그런데, 신호의 전이 시간이 100 ps가 되면 어떨까?
전이 시간 100 ps는 주파수로 환산하면 3.5 GHz(= 0.35 / 0.1)가 된다. 이럴 경우, 패키지 리드 길이가 5 mm라면 패키지 모델링 대역폭은 신호 대역폭을 감당하기에 부족하게 된다. 즉 원래 신호에 왜곡이 발생하게 된다. 다시 말해 모델링 오류로 인하여 시뮬레이션 결과에 왜곡된 오류가 나타날 수 있다. 이 경우, 원래 신호를 충분히 반영하기위해 섹션 수는 2개(대역폭 대략 6 GHz) 이상 해주는 것이 좋을 것이다. 따라서 시뮬레이션을 위한 회로도를 그릴 때, IBIS의 패키지 모델을 비활성화 시키거나 제거하고, 외부에 n개(경우에 따라 계산한다. 아마 2~3개 정도면 될 듯)의 RLC 모델을 붙인다.
아래는 2개의 섹션으로 구성된 패키지 모델이다.