PCBInside

웨이브폼을 테이블(CSV) 형태의 파일로 만들거나 PWL(Piece Wise Linear) 형태의 파일로 만들어주는 도구를 만들어 보았다. PWL 파일은 SPICE에서 소스 입력 파일로 사용될 수 있다.

Wave2Table.exe

(요구사항: JRE)

아래 그림의 스텝 중에서 어떤 것이 당신이 매일 작업하는 디지털 신호와 근접한가? PWL 스텝은 바보스럽게 시작해서 생각할 필요없이 완벽히 균일한 램프를 따르고 위쪽 끝을 강하게 때린다. 실제 신호는 그렇지 않다. 부드럽게 보이는 커브는 가우시안 스텝이다. 그것은 가우시안 종 모양 커브의 시간 집적이다. 가우시안 스텝은 부드러운 시작과 부드러운 끝 그리고 중간에서 빠르고 모노토닉한 상승을 갖는다. 이것이 실제 디지털 신호처럼 보이고 합리적이다.

선형 시스템 분석 분야에서, 중심 극한 정리(Centeral Limit Theorem)는 많는 수의 유사 대역 제한 효과에 의해 성능이 제한되는 어떤 시스템의 스텝 응답이 효과의 수가 무한에 근접하면 가우시안이 되는 경향이 있다고 말한다. 전형적인 디지털 드라이버는 유사한 대역을 갖는 많은 성능 제한 스데이지들이 직렬로 케스케이드 되는 구성을 갖기 때문에 이 정리(theorem)를 디지털 디바이스에 적용한다.
I/O 드라이버는 실리콘에서의 nA 전류를 PCB에서의 mA 전류로 빠르게 변환하기 위해서 다단 스테이지를 사용한다. 단일 스테이지 FET 증폭기는 그런 일을 할 수 없다. 만약 PCB 레벨 전류로 스위치 하기에 충분히 큰 단일 스테이지 FET 게이트를 만든다면, 그 게이트를 빠르게 충전하기 위해서 실리콘 레벨에서 가용한 전류가 충분치 않다. 더 좋은 접근법은 회로를 직렬의 다단 스테이지로 쪼개는 것이다. 각 스테이지는 전 스테이지보다 익스포넌셜 하게 크다. 게이트 디자인 전문가는 많은 시간을 드라이버 스테이지의 수를 고르는 것과 각 스테이지가 최대의 성능을 달성하도록 조심스럽게 작업하는데 많은 시간을 보낸다.
그 곳이 중심 극한 정리가 역할을 할 곳이다. 당신이 10 스테이지를 가진 I/O 드라이버를 디자인 한다고 상상하자. dc에서 회로는 완벽히 작동한다. 주파수를 올림에 따라, 다양한 기생 효과가 나타나고 대역폭을 제한한다. 각 스테이지는 아마도 20 개의 기생 효과로 고통을 받는다고 하면 디자인을 완성하기 위해서 총 200 개의 효과를 다루어야만 한다. 시스템은 직렬로 연결된 200 개의 작은 로우패스 필터 요소의 케이케이드 처럼 행동한다. 가장 최악의 성능을 갖는 요소가 다른 요소가 얼마나 잘 작동하는지에 관계없이 전체 시스템의 대역폭을 제한한다. 전반적인 성능을 올리고 싶다면, 먼저 최악의 파트를 공략해야만 한다.
경험있는 IC 디자이너들은 계속해서 가장 낮은 걸림 효과를 식별하고 시스템의 모든 파트를 균일한 성능을이 될 때가지 한번에 하나씩 그것들을 개선한다. 그 성능을 넘어서 큰 이득을 내는 것은 점점더 어려워지고 있다. 그 점에서, 그들은 소소한 것을 그만두고 즉시 그들의 제품을 생산으로 넘긴다. 이런 과정은 모두 유사한 대역폭을 갖는 직렬 케스케이드 된 성능 제한적 스테이지로 구성되는 시스템을 만든다. 중심 극한 정리는 이런 시스템이 항상 가우시안 모양 스텝 응답을 만든다고 말해준다. 결론적으로, 이런 이유로 디지털 드라이버는 항상 가우시안처럼 보이는 신호를 만들 것이다.
위 그림은 가우시안 스텝과 PWL 스텝 사이의 시간 영역 최대 편차가 단지 5% 임을 보여준다. 그 양이 많지 않은 것처럼 들린다. 그러나 PWL 커브의 샤프한 코너는 주파수 영역에서 20 dB만큼 큰 편차를 만들 수 있다. 에러 소스로 충분하다(에지 쉐이핑을 참조하라).

원문: by Dr. Howard Johnson. First publ. in EDN magazine, October 8, 2009

참고: 중심 극한 정리(Centeral Limit Theorem)
확률 이론에서, 잘 정의된 예상 값과 잘 정의된 변화를 갖는 독립적 랜덤 변수에 대해서 CTL은 어떤 조건에서 충분히 많은 수의 반복에 대한 수학적 평균이 기본 분배일지라도 정규화 분포의 근사일 것일 것이라고 말한다. 즉 평균은 정규 분포(bell curve)를 따를 것이다.

고속 디지털 시뮬레이션은 주로 구동 신호의 시간 영역 스펙으로 시작한다. 스펙은 구동 신호 또는 자극(excitation)이 전이 하는 모든 순간을 기술한다. 그 데이터로부터 시뮬레이션은 시간 영역 시퀀스 또는 시간 함수로서의 자극을 기술하는 서브루틴을 만든다. 시뮬레이션이 진행되면서 각 신호 전이에 에지 쉐이핑(edge shaping)이 적용된다.
에지 쉐이핑 과정을 선형 필터링 동작으로 생각할 수도 있다. 예들 들어, 완벽한 구형(sqaure) 시간 영역 신호를 가우시안 로우패스 필터를 통과시키면 예상하는 대로 가우시안 에지가 만들어 진다. 각 신호 에지는 가우시안 종 모양 커브 형태로 보인다. 통계로부터 쉐입이 가우시안 에러 함수 erfc()인 것을 알 수 있다. 가우시안 로우패스 필터의 -3dB 대역폭을 0.33864/T로 설정하면, 10-90% 상승 시간과 하강 시간이 정확히 T인 신호의 에지를 형성할 것이다. 이 논의는 각 신호 전이을 충분히 떨어뜨려서 매 전이에서 깨끗하고 완벽한 신호 에지의 카피를 만든다는 가정을 한다.
시뮬레이터 코드를 해체한다면, 명확한 선형 신호 필터링 루틴을 결코 찾지 못할 수 있다. 적절한 모양의 신호 에지를 만드는 많은 방법이 있지만, 그것들은 각각 어떤 선형 필터링 동작에 대해서 등가이다. 모든 경우에서, 시뮬레이터는 신호 에지를 만들기 위해서 사용하는 등가 로우패스 필터의 주파수 반응 특성을 신호에 부여한다.
아래 그림은 2개의 대중적인 에지-쉐이핑 필터의 주파수 응답에 대한 플롯이다. 각 필터의 10-90% 상승 그리고 하강 시간은 100 ps이다. 가우시안 필터는 10 GHz 위에서 작은 신호 파워를 갖는 부드러운 주파수 응답을 보여준다. PWL(piecewise-linear) 필터는 10 GHz 위에서 비현실적인 많은 양의 신호 파워를 유지하고 있다. 각 신호 에지에서 간단한 선형 램프를 만들기 위해 SPICE에서 PWL 함수를 사용할 때 이런 상황 발생한다. 그런 신호는 타이밍 다이어그램에서 좋게 보이지만, 그것은 시스템의 스펙트럼 특성을 보여주지 않는다.

단일 세그먼트 PWL 필터는 직사각 또는 박스카 형의 임펄스 응답을 갖는다. 디지털 신호를 박스카 필터를 통해 진행시킬 때, 선형적인 상승과 하강 에지를 가진 스텝이 만들어진다. 만약 10-90% 상승 시간이 T 이면, 0-100% 상승 시간은 1.25T가 되어야 한다. 그 모양은 8 GHz에서 spectral null도 고려된 필터의 박스카 응답에 대한 실제 폭이다. 각 PWL 에지의 시작과 끝에서의 사프한 코너는 매우 높은 주파수에서의 잉여 파워도 고려한다. 12 GHz에서, PWL 스펙트럼은 가우시안 스펙트럽보다 20 dB 더 높은 피크를 가진다.
PWL 에지가 12 GHz 근처에서 시스템을 인공적으로 크게 과장하기 때문에 나는 단일 세그먼트 PWL 시뮬레이션을 피한다. PWL 에지는 8 GHz에서 신호 에너지가 없기 때문에 8 GHz를 인공적으로 마스크 한다. 이것은 또한 고주파에서 크로스톡을 크게 과장한다.
실제 신호 에지의 모양이나 스펙트럼을 자세히 볼 필요가 있을 때마다, 신호를 바르게 표현할 신호-쉐이핑 처리를 사용하라. 실제 신호 모양의 레코드를 가지고 있거나 IBIS(input/output buffer informaiton specificatoin) 파일로부터 추출한 것이 있으면, 그것을 사용하라. 다른 정보가 없다면, 가우시안 쉐이프를 사용하라.

원문: by Dr. Howard Johnson. First publ. in EDN magazine, November 12, 2009