PLL Lock이 풀리는 몇가지 원인
원 포인트 레슨 2015. 4. 16. 22:001. PLL input clock의 jitter가 specification을 초과한 경우
PLL은 low pass filter로 동작할 수 있기 때문에 filter의 응답 특성을 조절한다.
2. SSN
PLL 입력의 스위칭 노이즈는 DJ를 형성할 수 있다.
3. Power supply noise
과도한 파워 노이즈는 출력 지터를 유발한다.
4. Input clock stops/glitches 또는 갑작스런 phase 변화
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