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PLL Lock이 풀리는 몇가지 원인

원 포인트 레슨 2015. 4. 16. 22:00

1. PLL input clock jitter specification 초과한 경우

PLL low pass filter 동작할 있기 때문에 filter 응답 특성을 조절한다.

2. SSN

PLL 입력의 스위칭 노이즈는 DJ 형성할 있다.

3. Power supply noise

과도한 파워 노이즈는 출력 지터를 유발한다.

4. Input clock stops/glitches 또는 갑작스런 phase 변화


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