PCBInside

 디커플링 커패시터 값 그리고 수량 선정과 관련하여 대부분의 엔지니어들이 알고 있는 rules of thumb은 파워 핀 하나당 100nF 커패시터 하나를 할당하는 것이다. 이것은 그동안 잘 작동해 왔고 지금도 많은 부분에서 잘 작동하고 있는 규칙 중 하나이다. 그런데, 이런 의문이 든다. 파워 핀이 3개라면 100nF 커패시터 3개를 사용하는 것보다 100nF + 10nF + 1nF 3개를 섞어서 사용하는 것이 노이즈 억제에 더 효과적이지 않을까?  어느 경우가 더 효과적일까? 정답은 환경에 따라 다르다. PDN의 임피던스와 사용하고자 하는 최대 주파수 그리고 소모되는 다이나믹 전류의 양 등에 따라서 전자가 좋을 수도 있고 후자가 좋을 수도 있다.

 아래 2개의 PDN impedance 곡선을 보자. PCB 자체의 PDN은 매우 낮은 경우이다.

 위는 1608 크기 100nF 3개를 적용한 PDN 임피던스 곡선(파란색)이고 아래는 1608 크기 100nF 1개 + 10nF 1개 + 1nF 1개를 적용한 곡선이다. PDN impedance 곡선에서 판별의 기준이되는 target impedance 는 소모되는 전류에 따라 결정이 된다. 소모되는 전류량이 달라질 경우, 즉 target impedance가 달라질 경우 어떻게 되는지 따져보자. 만약 target impedance가 0.5ohm 이라면 둘 다 동작 상에 문제가 되지 않는다. 그런데 target impedance가 0.1ohm 이라고 한다면 위는 75MHz까지 보장이 되고 아래는 40MHz까지 밖에 보장이 되지 않는다. target impedance가 0.3ohm 이라면 위는 150MHz 근처에서 문제가 되고 아래는 아무런 문제도 없다. 표로 정리하면 다음과 같다.

전류 소모량	target impedance	100nF 3개	100nF + 10nF + 1nF 각각1개
적음	high	ok	ok
중간	mid	불리	유리
많음	low	유리	불리

 100nF 3개를 사용한 경우 5MHz 근처에서 한번의 peak성 impedance 상승이 있고, 100nF + 10nF + 1nF의 경우 3부분으로 peak성 impedance가 분산이 된다. 따라서 peak성 impedance 측면에서는 100nF 3개를 사용한 것이 특정 주파수에서 좀 더 불리하게 작용할 수 있다. 그런데 impedance를 아래로 낮추는 전반적인 힘은 100nF 3개를 사용한 경우 좀 더 크고 좋다.
 그래프에서 빨간색 화살표는 커패시터의 ESR이 작아질 경우 impedance가 좀 더 상승할 수 있다는 것을 알려주기 위해서 표시하였다. 커패시터 자체의 ESR은 매우 작은데 여기서는 좀 더 실질적인 값(측정으로 얻은 겂)을 적용하였다.

 중요한 점은 ESL 값이다. 처음 2개 곡선에서는 ESL이 0.437nH가 적용되었고 다음 2개 곡선에서는 ESL이 2.299nH가 적용이 되었다. 이 차이는 커패시터가 PCB에 마운팅 될 때 값이 고려되었기 때문이다. 커패시터의 capacitance 값 자체보다도 ESL(mounting inductance 포함)값이 더 크게 작용하는 것을 알 수 있다. PCB 디자인 시에 적층 구조가 매우 중요함을 다시 한번 알 수 있다.

 < 최저 커패시터 값 선정의 rules of thumb>
  임피던스 곡선을 좀 더 좋게 하려면, 커패시터들의 inductance와 power planes의 capacitance로 만들어지는 병렬 공명 주파수(위 곡선 그래프에서 검정색 peak)와  가장 낮은 커패시터의 자기 공명 주파수(SRF)가 같게 커패시터 값을 선정하는 것이 좋다. 그럴 경우 가장 낮은 거패시터 값은 대략 다음 식과 같다.

 <참고>
 디커플링 커패시터로 100nF를 많이 사용하는 이유:
 100nF 커패시터는 10~40MHz 정도의 공명주파수를 갖는다. 이 주파수는 1M~수백MHz 대역의 중심부에 위치하고 있어서 디커플링 커패시터로 사용하기에 딱 좋다. 1MHz 이하는 탄탈이나 전해 커패시터 같은 벌크류 커패시터로 커버를 하고 수백MHz 이상은 수nF 짜리 커패시터를 병행해서 커버할 수 있다.