PCBInside

신호 레이어가 비아를 통해 변경될 때, 리턴 전류의 흐름을 잘 보여주는 그림이 있어서 올려 본다.

먼저 어떤 신호 레이어에서 인접 신호 레이어로 변경될 때이다.

리턴 전류(빨간색)는 신호 전류(검정 점선) 바로 아래 형성이 된다. 위쪽 신호 레이어의 리턴 전류는 레퍼런스 판의 위쪽에 형성이 되고, 아래쪽 신호 레이어의 리턴 전류는 레퍼런스 판의 아랫쪽에 형성 되며, 레퍼런스 판의 위 아래에 형성된 리턴 전류는 판의 클리어런스 홀 기둥을 통해서 연결 된다. 이렇게 리턴 전류가 형성 되어야 루프 인덕턴스가 최소가 되기 때문이다.

다음은 어떤 신호 레이어가 인접 신호 레이어가 아닌 멀리 떨어진 신호 레이러로 변경 될 때이다.

이 경우 두 신호 레이어의 레퍼런스 판이 물리적으로 다른 판이 된다. 위쪽 신호 레이어의 리턴 전류는 위쪽 레퍼런스 판의 위쪽에 형성되고, 아래쪽 신호 레이어의 리턴 전류는 아래쪽 레퍼런스판의 아래쪽에 형성된다. 두 레퍼런스 판은 물리적으로 분리되어 있으므로 두 판에서 흐르는 리턴 전류가 연결 되려면 두 판을 연결 시켜주는 shorting via가 필요하게 된다. 위 그림은 신호 비아 근처에 두 레퍼런스 판을 연결시켜주는 비아 한 개를 놓은 경우이다. 따라서 아래쪽 판의 아래쪽으로 흐르던 리턴 전류는 아래 판의 클리어런스 홀 기둥을 타고 올라와서 그 판의 위쪽으로 해서 shorting via 쪽으로 전류가 흐른 후 그 비아를 타고 올라가 위쪽 레퍼런스 판의 아래쪽에서 신호 비아의 클리어런스 기둥 쪽으로 흐른후 기둥을 타고 올라와 판의 위쪽에서 위쪽 신호 레이어와 마주보며 흐르게 된다.

두번째 경우를 좀 더 생각해 보자, 신호 비아와 레퍼런스 쇼팅 비아 사이의 거리(s)는 루프 면적 에 영향을 주므로 신호 트래이스의 임피던스에 영향을 준다. 같은 이유로 두 판사이의 거리(h)도 멀수록 s의 효과가 더 커지게 된다. s만으로 임피던스 제어가 어려울 경우 via의 수량 자체를 늘려 제어 할 수 있다. 위 그림에서는 한 개의 쇼팅 비아를 사용했지만 경우에 따라 2~4개의 비아를 사용할 수 있을 것이다. 다른 경우로, 아예 쇼팅 비아 없는 경우를 생각할 수 있다. 그 경우에는 두 레퍼런스 판 사이의 기생 커패시턴스를 경로 삼아 전류가 흐르게 되는데 가급적 피하는 것이 좋다.

그림 출처: www.sigcon.com

"Location, Location, Location"

몇 년 전에 부동산 관련 글에서 읽은 제목이다. 부동산 선택의 기준 혹은 가격의 기준은 여러가지가 있겠지만, 제일 중요한 것이 위치라는 점을 강조한 제목이었다. 부동산 가격을 결정하는 요소 중에는 몇 년 되었는지, 어떤 자재나 공법을 썻는지, 어떤 브랜드인지 등 여러 가지가 있겠지만 그런 모든 것보다 훨씬 중요한 것이 위치라는 것이다. 이것은 강남에 있는 30년된 비 브렌드 아파트가 지방에서 방금 지은 유명 브랜드 아파트보다 훨씬 비싸다는 것을 보면 쉽게 알 수 있다. 혹자는 30년된 아파트는 감가 상각이 되어서 가치가 제로라고 하는 어처구니 없는 주장을 하는데 아마도 위치의 중요성을 전혀 모르는 사람이라고 생각할 수 밖에 없는 것 같다. 부동산 비전문가인 내가 보기엔 낡은 건물을 철거하고 새로짓는데 드는 비용 보다도 위치 비용이 훨씬 더 크기 때문일 것이라고 미루어 짐작 한다. 

암튼, 오늘 설명할 내용의 중요성을 강조하려다 보니 엉뚱한 얘기를 길게 한 것 같다. 본론으로 들어가서, 오늘의 이야기는 눈치쳇겠지만 임피던스의 중요성을 강조하기 위함이다. PCB 디자인은(SI 설계는) 임피던스로 시작해서 임피던스로 끝난다. 임피던스를 허용되는 마진 범위 내에서 일정하게 유지시키는 것이 SI 설계이기 때문이다.

임피던스가 무엇인지가? 그것은 신호(전자기장)가 전달되면서 바라다 보는 L과 C의 비율이다. 임피던스를 유지한 다는 것은 이 비율을 일정하게 유지한 다는 것이다. PCB는 이상적으로 만들 경우, 트래이스에서는 일정한 임피던스가 유지된다. 그럼 임피던스가 변하게 하는 요소는 무엇인가? 그것은 C나 L을 변화시키는 요소로 주로 via와 connector이다. via와 connector의 사용은 물리적으로 임피던스의 변화를 가져올 수 밖에 없다.

확인해야할 것은 첫째로 via(혹은 connector)가 신호가 볼 때 임피던스가 변하는 구간 처럼 보일 것인가를 먼저 파악하는 것이고, 두번째로 변하는 구간이라면 어떻게 하면 변화를 최소화 할 것인지를 결정하는 것이다. 먼저 변하는 구간으로 볼 것인지에 관하여는, 신호의 주파수 성분이 via 구간을 전송선으로 볼 것인지를 확인하는 것이다. via를 통과하는 데 걸리는 시간이 신호의 최고 주파수 성분이 볼 때 충분히 짧지 않으면 전송선으로 보게 될 것이다. 전송선으로 본다는 것은 트래이스와 트래이스를 잇는 비아를 전송선으로 본다는 것이고 그 구간에서의 임피던스 불일치 효과가 전달되는 신호 성분에 실제로 나타난다는 의미이다.

예들 들어 5mm 정도의 높이를 갖는 비아가 있고, 여기를 5GHz 신호가 지나 간다고하자. 신호가 비아를 통과하는 시간은 FR4에서 대략 36ps 정도 된다. 5GHz는 시간으로 환산하면 200ps이다. rise time 성분은 대략 70ps 정도로 볼 수 있다. 36ps와 70ps의 관계를 생각하면 5GHz 신호에게 5mm 높이의 비아는 전송선으로 보기에 충분한 구간이라는 결론을 내릴 수 있다. 따라서 via 설계를 최적화하여 impedance가 유지되는 via 설계를 해야 한다. 만약에 500MHz 정도의 신호가 동일 비아를 지나 간다면 rise time이 대략 700ps 정도일 것이므로 전송서처럼 보이지 않아 비아 구간을 무시해도 될 수도 있다.

이제 비아에서 어떻게 임피던스가 변하는지 살펴보자.

그림 1)은 마이크로스트립으로 달려가고 있는 PCB 트래이스의 단면이다. 신호는 화면을 뚫고 나오는 방향으로 흐르고 있다. 이경우 두 도체(트레이스와 리턴 플레인) 사이에 C성분(파란색 화살표)과 L성분(빨간색 화살표)이 균형을 이루고 있다. 제조상의 편차가 없다면 즉 이상적이라면 트래이스의 폭이 변하지 않는한 임피던스는 변화없이 일정하게 유지된다. 

* 참고: 트래이스 폭이 증가하면 L증가는 거의 없이 C가 증가하므로 임피던스는 낮아질 것이다.

그림 2) 그림1처럼 달리는 트래이스가 비아를 만나 리턴 패스를 공유하는 트래이스로 레이어를 갈아탄 경우의 단면이다. 순간적으로 약간의 L변화가 있었지만 거의 무시할만 하다. 반면 C는 상대적으 많이 커지는 것을 알 수 있다. C를 최소화 하려면 비아와 리턴 경로 사이의 간격을 멀게하거나 바라다보는 면적을 최소화 해야 한다. 그런 방법으로는 비아와 리턴 사이의 간격(안티패드)을 크게 하거나 바이의 높이를 줄여야 한다. 비아의 높이를 줄일 수 없는 경우라면 back-drilling 등을 통해 바라다보는 면적을 줄여야한다.

* 일반적으로 비아는 트래이스보다 훨씬 넓은 면적을 가지고 있어서 C가 커지기 쉽다.

그림 3) 트래이스가 여러 개의 레이어를 건너 뛰어 리턴 플레인이 바뀐 경우의 단면이다. 이 경우 C도 커지지만 L이 상당히 많이 커질 수 있는 문제를 가지고 있다. L은 두 도체 사이의 거리(검정색 화살표)와 밀접한 관련이 있는데, 리턴 경로를 이어주는 비아가 신호 비아와 얼마나 떨어져 있느냐가 L이 얼마나 커지냐를 결정하는 핵심사항이다. 고속 신호용 connector에서 G-S-G-S-G 구조로 신호를 배치하는 이유도 바로 이 L성분이 커지는 것을 방지하기 위함이다(두 비아사이의 거리가 멀어지면 L이 증가하므로). 비아에서 커지는 C와 L의 비율이 트레이스에서 C와 L의 비율과 최대한 같아지도록 설계를 하면 임피던스 불일치로 인한 노이즈를 최소화 시킬 수 있다.

고속 신호에서는 가급적 비아 사용을 자제하는 것(MS로 사용하는 것)이 바람직하고, 그것이 어려울 경우 그림 2처럼 리턴패스를 동일 레이어가 되도록 하며 비아의 C가 작아지도록 설계하는 것이바람직하며 그림 3처럼 디자인해야 하는 경우 ground shorting via의 위치가 최대한 신호 via와 가깝게 되도록 해야한다(엄밀하게는 L/C 비율이 트레이스 임피던스와 같은 비율이 되는 위치가 되로록 해야 한다).

<덧붙임1> 오늘 이 글을 쓰는 이유는 어떤 분이 5GHz 신호를 전송하고 싶은데 via 설계를 어떻게 해야 하느냐고 물은 것에 대한 정성적인 답변이다. 정확한 치수에 대해서 알고 싶다면 실제 환경을 반영하여 2.5D 혹은3D 모델링을 하고 거기서 스파이스 혹은 s-파라미터 모델을 추출하여 시뮬레이션을 통한 최적화된 via 크기와 shorting via의 거리를 산출해야 할 것이다. 

<덧붙임2> 신호(전자기장)가 PCB 상에서 흘러가는 모습이 3D(탑뷰/단면뷰)로 머리 속에 그려지며 C와 L이 커지거나 작아지는 모습이 그려진다면 정성적으로는 SI를 거의  다 이해한 것이나 마찬가지다.

 최근 signal의 speed가 GHz 대역으로 사용되면서 심각하게 고려해야되는 factor 중에 하나가 via이다. 잘못된 via의 사용은 interface의 voltage margin을 심각하게 줄이거나 심지어 error를 유발할 수도 있다. 그럼 어떻게 하면 via의 효과를 줄일 수 있는지 살펴보자.

1. full-size via 보다는 blind via를 사용한다.

2. signal이 어떤 power(혹은 ground) plane에서 다른 power plane으로 reference plane을 갈아 탈 경우 근처에 bypass capacitor를 붙여준다.

3. 더 좋은 방법은 같은 power(혹은 ground) plane을 refernece로 사용하고, plane-to-plane via를 근처에 뚤어 준다.

4. 더 좋은 방법은 한 plane의 양면을 사용하는 것이 좋다.

5. 결정적으로 both-end termination을 해주면 효과가 매우 좋다.

추가 : 보드의 두께, 비아의 크기(드릴,애뉼라링,안티패드)는 유발되는 노이즈의 양에 큰 영향을 줄 수 있다. 좀 더 정확한 예측을 원한다면 HFSS같은 시뮬레이션 툴을 사용하여 결과를 예측해 보는 것이 좋을 것이다.