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Timing and Trace Length Match

 

PCB 디자인 작업을 하다 보면, 여러 신호 선들의 길이를 맞추는 경우가 종종 있다. 어느 정도까지 정확하게 길이를 맞추어야 할까?

길이를 맞추는 이유는 신호들 간의 타이밍 마진을 더 많이 확보하여 타이밍 에러가 발생하지 않도록 하기 위함이다. 어떤 신호든지 정상적으로 인식이 되려면 인식 시점을 기준으로 최소한 어느 정도 전 시점에서 미리 안정된 상태로 되어 있어야 하며 인식 시점 후로도 그 상태를 어느 정도 유지해 주어야 한다. 이것을 setup time과 hold time이라고 부르고, 칩의 데이터 시트에 specification으로 정의되어 있다.

아래 그림의 왼쪽은 트래이스의 길이를 맞추지 않은 경우이고 오른쪽은 길이를 맞춘 경우이다.

길이를 맞추지 않으면 신호들이 목적지에 도착할 때 제일 빠른 신호와 제일 긴 시호의 시간 차이만큼 타이밍 마진이 줄어들게 된다. 즉, 길이 차이가 시간 차이고 줄어든 타이밍 마진 폭이다. FR-4 PCB의 경우 신호의 전송 속도가 140 mm/ns 이므로, 140 mm당 1ns의 타이밍 마진이 줄어든다. 다시 계산하면 10 mm 당 70 ps의 마진이 줄어든다. 길이당 줄어드는 마진은 고정된 값이므로, 어느 정도까지 허용할 지는 시스템 동작 주파수와 관련 될 수 밖에 없다. 아래를 예로 보자.

Clock Scheme	Global Clock Sync
Frequency	300 MHz	500 MHz	800 MHz	1000 MHz
Output Delay(Avg)	200 ps	150 ps	130 ps	110 ps
Output Skew	50 ps	30 ps	20 ps	15 ps
Input Setup	300 ps	250 ps	200 ps	170 ps
Input Hold	100 ps	70 ps	50 ps	40 ps
Trace length	100 mm	100 mm	100 mm	100 mm
Period	3333 ps	2000 ps	1250 ps	1000 ps
Propagation delay	0.71 ns	0.71 ns	0.71 ns	0.71 ns
Margin(time)	999 ps	402 ps	75 ps	-19 ps
Margin(length)	140 mm	56 mm	10 mm	-3 mm

Margin = (Period – (Output Delay + Output Skew/2) – Propagation Delay – Input Setup – Input Hold)/2

Clock dispersion은 무시.

신호 처리를 위한 동기 방식은 크게 2가지로 볼 수 있다. 하나는 위 예의 Global clock Sync 방식으로 보드(시스템) 전체에서 하나의 동일한 클럭을 가지고 동기 시키는 방식이다. 이 방식은 하나의 클럭으로 모든 부분이 제어되기 때문에 제어가 쉬운 반면에 클럭이 각 부분에 도착했을 때 트래이스의 길이 차이에 의해서 클럭이 동일 시점에 동기 되지 않고 어느 정도 분포를 갖는다는 것이다. 또한 신호를 주고 받는 칩과 칩 사이의 거리가 멀어지면 신호 전달 시간이 길어져서 timing margin이 줄어들게 된다. 위 예를 보면 동작 주파수가 올라가면서 칩의 성능이 어느 정도 개선됨에도 불구하고 타이밍 마진이 줄어드는 것을 볼 수 있다. 마지막 경우(1000 MHz)에는 역 마진이 발생한다. 즉 시스템 타이밍을 만족할 수 없는 상황이 발생하므로 시스템을 구성할 수 없다. 첫 번째 경우(300 MHz)에서는 마진이 140mm 이므로 신호 트래이스 간에 길이 차이가 30 mm 정도 발생한다고 해도 정상 동작이 아마 보장될 것이다. 그러나 세 번째 경우(800 MHz)에서는 30 mm의 길이 차이는 곧 타이밍 에러를 유발 한다. 두 번째의 경우라면 거의 marginal 하다.

Global Clock Sync 방식. 데이터 라인 길이에 따라서 타이밍 마진이 결정된다.

  신호 처리를 위한 두 번째 동기 방식은 주가 되는 칩에서 종이 되는 칩에게 클럭과 신호(데이터)를 같이 보내는 방식이다. 이렇게 하면 신호 전달 시간만큼을 마진 계산에서 뺄 수 있으므로 타이밍 마진이 그 만큼 늘어난다. 이런 클럭 동기화 방식을 Source Clock Sync라고 부른다. 위 마지막 경우에서 클락-싱크의 경우 역 마진이 발생하였지만, 소스-싱크의 경우 336 ps(47 mm)의 마진이 발생한다.

  소스-싱크에서 클럭의 스피드가 더 올라가게 되면 길이를 아무리 맞추어도 칩 자체의 특성으로 인한 마진 한계에 부딪히게 되므로 라인 하나에 클럭과 신호를 섞어서 보내는 기법을 사용하게 된다.