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 power pin 옆에 배치를 해야 할까? 아니면 ground pin 옆에 배치를 해야 할까? 그것도 아니면 power pin과 ground pin의 중간에 배치를 해야 할까?

 driver에서 나간 signal은 board를 통해서 반드시 driver로 되돌아 온다. bypass capacitor의 역할 중 하나는 이 되돌아 오는 signal이 driver로 잘 되돌아 오도록 경로를 제공하는 것이다. driver가 HIGH를 drive하게 되면 power pin으로 전류가 들어가 신호핀으로 나와서 보드를 돌아서 다시 driver 칩의 power pin으로 들어가게 된다. 마찬가지로 driver가  LOW를 drive하게 되면 ground pin으로 (negative)전류가 들어가 신호핀으로 나와서 보드를 돌아서 다시 driver 칩의 ground pin으로 들어가게 된다.

 그런데 여기서 명실할 것은 power나 ground가 plane으로 되어 있을 경우 return signal은 신호 trace와 가까운 쪽의 plane을 이용해서 돌아온다는 것이다. 그것이 power plane이든 ground plane이든 상관 없다. 이것은 loop inductance가 최소화 되는 경로를 택하기 위한 자연스런 현상이다. 신호선에 power plane이 가깝다고 가정을 하면, driver가 HIGH를 drive하면 return 되는 신호는 power plane을 타고 돌아와서 자연스럽게 power pin으로 들어간다. 그런데, driver가  LOW를 drive하면 return 되는 신호는 power plane을 타고 돌아오다가 칩 근처에 와서 bypass capacitor를 경유하여 ground plane으로 이동을한 후 ground pin으로 들어간다. 이 때 return 신호가 bypass capacitor를 지나가면서 power supply noise가 유발되게 되는 것이다. (물론 bypass capacitor가 없다면 plane간의 parasitic capacitance을 이용하여 신호가 jumping하므로 더큰 noise가 유발될 수 있다). 반대로 ground plane이 signal trace에 가까울 때도 위와 동일한 현상으로 설명을 할 수 있다.

 중요한 것은 loop inductance를 최소화 해야 한다는 것이다. capacitor가  power pin 옆에 있거나 ground pin 옆에 있거나 혹은 그 사이이에 있거나 하는 것은 작은 차이를 줄 수 있다. 그것은 design stack up 구조에 따라 적절히 선택할 수 있을 것이다. 그러나 capacitor를 power - ground pin의 간격보다 더 멀리 배치하는 것은 좋지 않다.

소개

Bus speed가 증가하고 switching time이 감소함에 따라서 고속 디지털 IC를 위한 bypass cap의 선택이 더욱 중요하고 복잡해지고 있다. Switching 전류가 증가함에 따라서 bypass cap의 용량도 증가할 필요가 있다. 동시에 작은 용량의 cap이 더욱 중요해 지고 있다. 적은 용량의 cap은 적은 series inductance를 갖기 때문이다.

Bypass cap의 역할은 IC로부터 power bus를 decoupling하는 것이다. 즉 IC의 power와 ground 핀으로부터 noise가 초과되는 것을 억제하는 것이다. 따라서 bypass cap은 IC의  switching 동안에 current를 공급할 수 있을 정도의 capacitance 값을 가짐과 동시에 ESR과 ESL이 적어야 한다.

적절한 cap의 선택은 경제적인 면과 디자인 신뢰성을 고려해야 한다. Power pin 주변에 큰 값의 cap을 달아 줄 수도 있겠지만, 그럴 경우 과도하게 큰 값은 또한 큰 ESL을 갖기 때문에 안정성에 문제가 되고 비용도 증가한다.

Cap값 구하기

2가지 방법이 있다. 첫번째 방법은 IC와 구동 되는 load의 관계에 따라서 결정되고 두번째 방법은 bypass circuit의 최대 허용 reactance를 이용한다.

36개의 output이 있는 syncBurst SRAM의 경우를 생각해 보자. 30pF의 load를 0V에서 3V까지 2ns동안 드라이브할 경우 transition current는 다음과 같다:

따라서 SRAM이 2ns동안 필요로 하는 최대 switching current는 36 x 45 = 1.62A 이다. Syncburst SRAM의 Vdd tolerance가 3.3V +0.3V/-0.165V이고, 2ns동안 power droop이 최대 0.05V까지 발생한다고 하면 bypass cap값은 다음과 같다: