High Speed Design을 위한 Bypass Capacitor의 선택
원 포인트 레슨 2011. 9. 6. 14:32소개
Bus speed가 증가하고 switching time이 감소함에 따라서 고속 디지털 IC를 위한 bypass cap의 선택이 더욱 중요하고 복잡해지고 있다. Switching 전류가 증가함에 따라서 bypass cap의 용량도 증가할 필요가 있다. 동시에 작은 용량의 cap이 더욱 중요해 지고 있다. 적은 용량의 cap은 적은 series inductance를 갖기 때문이다.
Bypass cap의 역할은 IC로부터 power bus를 decoupling하는 것이다. 즉 IC의 power와 ground 핀으로부터 noise가 초과되는 것을 억제하는 것이다. 따라서 bypass cap은 IC의 switching 동안에 current를 공급할 수 있을 정도의 capacitance 값을 가짐과 동시에 ESR과 ESL이 적어야 한다.
적절한 cap의 선택은 경제적인 면과 디자인 신뢰성을 고려해야 한다. Power pin 주변에 큰 값의 cap을 달아 줄 수도 있겠지만, 그럴 경우 과도하게 큰 값은 또한 큰 ESL을 갖기 때문에 안정성에 문제가 되고 비용도 증가한다.
Cap값 구하기
2가지 방법이 있다. 첫번째 방법은 IC와 구동 되는 load의 관계에 따라서 결정되고 두번째 방법은 bypass circuit의 최대 허용 reactance를 이용한다.
36개의 output이 있는
syncBurst SRAM의 경우를 생각해 보자. 30pF의 load를 0V에서 3V까지 2ns동안 드라이브할 경우 transition current는 다음과
같다:
따라서 SRAM이 2ns동안 필요로 하는 최대 switching current는 36 x 45 = 1.62A 이다. Syncburst SRAM의 Vdd tolerance가 3.3V +0.3V/-0.165V이고, 2ns동안 power droop이 최대 0.05V까지 발생한다고 하면 bypass cap값은 다음과 같다:
온도나 수명에 따라서 70nF정도를 선택하면 될 것이다. 그러나 34nF 두개를 병렬로 사용하면 ESR을 줄일 수 있다. 불필요하게 큰 캐퍼시터(예를 들면0.47uF)을 사용한다면 noise spec에 어긋나는 glitch를 유발할 수 있는 불필요한 inductacne가 추가되는 셈이 된다.
예를 들어 1.5nH 정도의 작은 시리즈 인덕턴스가 있다면, V = L x di/dt를 이용하면, glitch는 최대 1.4V 이하이다. 그러나 전체 bypass loop를 고려하면 병렬 인덕턴스와 캐퍼시턴스 때문에 glitch는 훨씬 작을 것이다.
실험과 시뮬레이션 결과 switching을 출력 수와 PCB와 power bus의 impedance에 따라서 bypass cap에서 glitching이 매우 중요함을 알 수 있다. Micron’s 32Kx16 syncburst SRAM은 worst-case(66Mhz bus에서 모든 출력이 Low에서 High로 드라이브될 때)에서 1nH 정도의 적은 bypass series inductance도 spec을 초과하는 noise를 유발한다.
Series inductance의 효과를 고려한다면 지금까지 살펴본 전하 공유에 기초한 방법은 고속 광역 IO같은 IC에서 필요로 하는 낮은 impedance를 제공해 주지 못한다. 따라서 reactance를 이용하는 방법을 알아 보자.
“High Speed Digital Design : A Handbook of Black Magic”은 이러한 방법에 대해서 알려주는데 결론은 PCB 주변에 분포된 capacitor array(board 전체를 bypass)를 이용하는 것이다. 이 방법은 solid power and ground plane을 이용한다는 것을 명심해야 한다. Board level bypass를 결정할 때 Power bus의 inductance를 결정하고 그 inductance를 가로질러 switching하는 large current에 기인한 noise를 bypass 시켜야 한다.
위의 예를 계속 해보자.
Power supply margin이 3.3V +0.3V/-0.165V 사이에서 유지될
수 있는 reactance회로를 결정해야 한다. Supply pin을
가로질러 변하는 최대 전압은 0.05V이고 전류의 변화는 1.62A이
되어야 한다. Power supply pin에서의 최대
reactance는 다음과 같이 된다:
회로가 견뎌야 하는 인덕턴스는 다음과 같다:
일반적인 surface
mount chip capacitor는 1.5nH의 인덕턴스를 가지고 있다. 충분히 인덕턴스를 줄이기 위해서는 다음과 같은 수 만큼의 캐퍼시터가 필요하다.
array bypass의 값은 다음과 같다.
이 결과로부터 76개의 64nF capacitor를 board 주변에 배치해야 함을 알 수 있다. 이것은 로딩이 30pF임을 가정할 때이고 다른 환경에서는 추가의 bypass가 필요할 수 있다.
이 결과에서 76개의 캐퍼시터를 배치한다는 것은 비 합리적이다. Series inductance를 획기적으로 줄여서 capacitor의 수를 줄일 수 있는 표준 EIA 사이즈의 사용 가능한 capacitor들이 있다.
Dielectric과 Geometry
Capacitance value를 선택하는 것 만큼 중요한 것이 유전체 재료와 디바이스의 형태이다. 어떤 유전체 재료(Z5U)는 온도 혹은 수명에 따라서 cap value의 변동 폭이 매우 심하다. 큰 캡 값은 큰 인덕턴스를 갖는다는 것을 기억하자. Length-width ratio도 inductance에 큰 영향을 미치는데 MLC(multi layer ceramic) capacitor의 EIA 표준 크기는 4자리 숫자로 표시가 된다. 0805는 길이 80mil 넓이 50mil을 의미한다. Size ratio는 대략 2nH정도의 인덕턴스 영향을 준다. AVX는 역 비율 캐퍼시터는 개발했다. 또한 AVX는 LICA(Low Inductance Capacitor Array)도 개발했다. 이 경우 ESR도 작아지게 된다.
그런데 ESR이 작아지게 되면 예상치 못한 결과를 가져올 수 있다. ESR은 noise를 깎아주는 역할을 하기 때문에 ESR이 작으면 damping이나 ringing이 더 길어 질 수 있다.
원문 : Micron
TN-00-06.
번역 : 김선환
'원 포인트 레슨' 카테고리의 다른 글
| Ideal Transmission Line (0) | 2011.11.15 |
|---|---|
| Top 10 Signal Integrity 원칙 (0) | 2011.11.15 |
| Chip을 죽이는 원인 (0) | 2011.09.07 |
| 메인보드 실장 테스터 구성 시 슬롯 선택 (0) | 2011.09.07 |
| 보드 디자이너의 중요성 (0) | 2011.07.19 |