SERDES 분석에는 Time Domain + Frequency Domain 분석을
원 포인트 레슨 2011. 11. 23. 21:441. SERDES란
많은 양의 데이터 처리를 위해서, 요즘 반도체 칩 내부의 동작은 대부분 32비트 혹은 64비트로 처리가 됩니다.
이렇게 처리된 신호를 다른 칩으로 보낼 때 데이터 폭을 1비트로 직렬화 하여 보내고, 받는 쪽에서는 1비트 폭으로 들어오는 신호를 다시 32비트나 64비트로 복원하는 는 것이 SERDES 입니다.
2. SERDES를 사용해야만 하는 이유
데이터 처리 속도의 고속화가 이루어지고 있는 가운데, 칩간 신호 전송량도 대폭적으로 늘어나고 있는 추세 입니다. 데이터 전송량을 늘리는 방법은 신호 라인을 늘리거나 신호를 빠르게 하는 2가지 방법 있습니다. 신호 라인을 늘릴 경우 전력 소모가 높아지고, SSN으로 인한 데이터 전송 실패 가능성이 높아지는 문제가 있어 신호를 고속화 하는데 어려움이 있습니다. 따라서, 신호 라인을 늘리는 것 대신에 한 신호 라인 자체를 빠르게 가져가기 위한 방법으로 등장한 것이 SERDES 입니다.
3. SERDES를 하기 위해서는
칩내부에서 Parallel In Serial Out (PISO) 블락, Serial In Parallel Out (SIPO) 블락이 필요합니다. 또한 요즘 SERDES는 대부분 클럭을 신호에 embedded하는 행태이므로 CDR(clock data recovery)블락도 필요합니다. 이런 것들은 로직 관점에서 필요한 것들입니다.
SI/PI 관점에서 볼 때는, 노이즈에 민감한 SERDES 블락과 다른 로직 블락의 파워를 분리하여 설계하는 것이 필요합니다. 또한 SI를 향상 시키기 위해서 칩 내부에 터미네이션을 가지고 있습니다(OCT/ODT). 또한 GPIO와 다르게 uni-direction으로 설계를 하고 있는데 이 또한 SI 성능을 극대화 하기 위함 입니다.
SERDES와 관련한 신호 시뮬레이션과 관련해서 다음과 같은 방법론이 있습니다.
신호 분석에 관한 두 가지 접근방법은 time domain analysis와 frequency domain analysis가 이 있습니다. time domain analysis는 시간축 상에서 신호 파형을 관찰하므로써 신호가 원하는 규격에서 사용이 적합한지를 판단합니다. 반면, frequency domain analysis는 주파수축에서 신호 자체보다는 interconnection(package + PCB + connector + ...)의 bandwidth 변화를 가지고 신호에 얼마나 왜곡이 발생할지를 판단합니다.
time domain analysis의 경우 simulaion을 위해서는 interconnection의 모든 구성요소가 spice같은 모델 형태로 필요합니다(입출력 IC의 경우 ibis 모델을 주로 사용합니다). 단점으로는 시간의 변화에 따라 회로 구성 요소의 모든 노드에서 전류와 전압 변화가 계산되어야 하므로 시뮬레이션 시간이 오래 걸리는 단점이 있습니다. 장점으로는 모든 노드에 대해서 시간의 변화에 따라 비주얼하게 파형을 변화를 디테일하게 볼 수 있다는 점입니다.
fequency domain analysis의 경우, interconnecion의 각 구성 요소에 대한 s-parameter 모델이 필요합니다. data eye나 BER등을 관찰하려면 time domain analysis의 경우와 마찬가지로 입출력 IC의 ibis 모델등이 필요합니다. frequency domain analysis의 경우 interconnection 구성 요소의 입력과 출력에만 초점이 맞추어지므로 time domain analysis의 경우와 비교하여 시뮬레이션 시간이 대폭 단축 됩니다. 대신 구성 요소 안에서 이루어진 내용에 대해서는 알 수 없는 단점이 있습니다. time domain analysis와 비교하여 추가적인 장점은, 각 요소에 대해하여 모델이 추출되면, 전체를 종합하지 않고도 최종 결과가 예측가능한다는 점입니다.
예들들어 interconnection1 + interconnection2로 구성이 되어 있을 경우, interconnection1에서 S21이 -1dB이고, interconnection2에서 S21이 -2dB이면, interconnection1 + interconnection2에서의 S21은 -3dB가 된다는 것 입니다. 즉 1V의 신호가 입력으로 들어가면 0.7V의 신호가 출력으로 나온다는 것 입니다.
time domain에서 전통적으로 사용하는 spice 모델 대신에, frequency domain에서 전통적으로 사용하는 s-para 모델을 사용하여, 시간축에서 시뮬레이션을 하면, 빠르게 data-eye와 BER 등을 구할 수 있습니다.
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