PCBInside

감쇄와 insertion loss

실제 인터커넥트에서, amplitude는 거리에 exponential하게 떨어진다.
자가 정규화된 포트를 가진 균일한 전송선에서, S21 = attenuation, S21[db]/d = α = 길이 당 감쇄

얼마큼 감쇄되면 너무 많은 것인가?

나이퀴스트에서 감쇄와 eye 다이어그램 사이의 관계는?

위 의 왼쪽 그림은 36인치 FR4보드에서 0.127mm 폭 패턴의 감쇄를 보여준다. 즉 S21 파라미터이다. 감쇄는 주파수에 선형적으로 증가함을 볼 수 있다. 이것을 시간 축에서 보면 오른쪽 그림과 같다. 상승 시간이 많이 디그라데이션 된 것을 볼 수 있다. 그러면 eye 모양은 어떨까 그것은 UI의 폭 에 달려 있다. 

나이퀴스트에서 감쇄와 eye diagram(다른 모든 것은 완벽하고 오직 손실만 collapse에 기여)

xx dB – 대역폭을 정의해서 감쇄가 xx dB 이하인 최고 주파수를을 알아 낸다.

2 Gbps 신호를 보면 손실의 영향이 거의 없다. 이 때의 나이퀴스트 주파수는 1GHz 이고 왼쪽 그래프를 읽으면 손실이 -4dB인 것을 알 수 있다. 4 Gbps에서 아이퀴스트 주파수는 2GHz이며 이 때 손실은 -8dB이다. Eye collapse가 다소 발생하지만 아직 다룰만 하다. 데이터 레이트가 7 Gbps가 되면 손실이 -12dB가 되고 eye가 거의 닫힌다. 9 Gbps가 되면 -16dB가 되고 eye가 완전히 닫힌 것을 볼 수 있다. 이퀄라이제이션 없이 사용하는 것은 불가능하다. 이퀄라이제이션 없이 사용할 수 있는 손실의 범위는 -8dB ~ -12dB 일 것이다.

이퀄라이제이션이 사용될 때 나이퀴스트에서 허용할 수 있는 감쇄는 얼마까지?

위 그림은 36인치 FR4 보드의 감쇄를 보여준다. 이퀄라이제이션 없이 사용할 수 있는 최대 속도는 1GHz(2Gbps)이다. CTLE only 이퀄라이제이션을 사용할 경우 2GHz(4Gbps)까지 사용할 수 있고 현재 가능한 최대의 이퀄라이제이션을 적용할 경우 -25dB가 현실 가능한 한계이며 이때 속도는 4GHz(8Gbps)이다.

100 ohm 채널에서 insertion loss에 대한 좋은 1차 모델

위 식에서 파란 부분은 conductor loss이고 빨간 부분은 dielectric loss이다. 이부분을 우리가 익숙한 값으로 풀어쓴 근사 값이 아래 검은색으로 표현한 부분이다.
예들 들어, FR4에서 5 mil 폭은 갖는 10Gbps(5GHz) 신호의 감쇄는 다음과 같다.
w = 5, Dk = 4.3, Df = 0.02 이므로 atten[dB/in] ~ (1/5)sqrt(5) + 2.3*5*0.02*sqrt(4.3)
= 0.44 + 0.48 = 0.92 dB/in
도체 손실과 유전체 손실이 비슷한 비율이다. 감쇄가 주파수에 선형이라고 한다면 감쇄는 대략 0.18 dB/in/GHz가 된다.

Megtron 6(저 손실 자재)를 사용하면?

w = 5, Dk = 3.6, Df = 0.002 이므로 atten[dB/in] ~ (1/5)sqrt(5) + 2.3*0.002*sqrt(3.6) = 0.44 + 0.044 = 0.5 dB/in
도체 손실은 동일하고 유전체 손실이 대폭 감소했다. Df 값이 1/10로 줄었기 때문이다. 여기서는 도체 손실이 주요 손실로 작용한다. 감쇄가 주파수에 선형이라고 한다면 감쇄는 대략 0.1dB/in/GHz가 된다.

대략적으로,
손실 채널에서, 감쇄는 0.2 dB/in/GHz
저손실 채널에서, 감쇄는 0.1 dB/in/GHz
이다.

30 인치 채널에서 FR4의 경우 나이퀴스트 주파수에서 S21 = -30 dB이고, Megtron 6의 경우 S21 = 15 dB이다.

이퀄라이제이션 사용 시 손실만을 고려한 궁극적 한계(다른 모든 것은 완벽)

위 식에서 나이퀴스트 주파수를 데이더 레이트로 바꾸고 길이를 반영한 감쇄 식을 구하면 다음과 같다.

감쇄 목표를 -25dB로 하고 길이를 구하면, 식은 다음과 같다.

w = 7 mil 인 FR4와 Megtron6 자재의 길이와 데이터 레이트 비교 표는 다음과 같다.

10 Gbps에서 FR4는 최대 30 인치까지 가능하고 Megtron6는 60 인치까지 가능하다. 30 인치에서 FR4는 10 Gbps이지만 Megtron6는 30 Gbps 정도까지 가능하다. 30 인치에서 40 Gbps는 아마 불가능할 것이다.

40 Gbps에 대한 대안

고려 사항: 비용/Gbps/m/channel, watt/Gbps/m/channel, weight/Gbps/m/channel

1. PAM 4, 8 – 낮은 데이터 레이트에 데이터를 이코딩해서 더 많은 정보를 담는다.

모든 RX 채널에 2-4 비트 실시간 스코프 기능을 구현하는 것과 같다.

2. 옵티컬 백플레인

40 Gbps x 100 meter에서 현재 비용대비 효과적이다.
1m? 다른 대안과 비교해 보아야

3. 케이블 백플레인

구리! 아직 죽지 않았어~

백플레인 인터커넥트 예

24 인치 FR4와 Megtron6 보드의 S21을 보면 Megtron6의 손실이 훨씬 적다. 그것은 Megtron6dml 유전체 손실이 FR4보다 작기 때문이다. 그러나 36 인치 코엑시얼 케이블 보다는 손실이 훨씬 큰데, 이유는 도체 손실이 코엑시얼 케이블보다 훨씬 크기 때문에다. 코엑시얼 케이블은 유전체 손실도 적지만 도체 손실도 매우 적다. 코엑시얼 케이블의 단면은 PCB 트래이스보다 훨씬 넓기 때문에 도체 손실이 매우 작다. 위 그림 좌하단에 2003년에 프로토타입으로 제작된 코엑시엘 백플레인이 보인다. 각 채널은 40Gbps를 감당할 수 있다.

40 Gbps 백플레인: 구리를 계속 사용한다면 케이블 백플레인

2013년에 주요 케넉터 공급 3사(FCI, MOLEX, TEC)를 조사해 본 결과 모도 케이블 백플레인 제품을 공급하고 있다.

케이블의 장점은 유전체 손실이 작고 도체의 둘레가 매우 크다(30 mil)는 점 이다.

Back to the future...

위 사진의 오른쪽은 1976년 크레이 수퍼 컴퓨터이다. 수직으로 된 회색 붉색 부분에 카드(보드)들이 꼽혀 있다. 컴퓨터 뒤면에서 보면 사진의 오른쪽과 같이 케입로 카드들이 연결된 것을 볼 수 있다. 이정도면 무게가 장난 아니다.

고속 커넥터시스템 디자인

커넥터 디자인

디자인 요소

  디자인 요소가 결과를 결정한다.
  전기적 요구 사항이 다음을 만족하는가?

신호 대 그라운드 비

  신호 대 그라운드 비는 크로스톡, 임피던스 제어, density, mode conversion 등의 주요 키 이다.

SI 저하 원인(source)

• 표면 실장 패드, 프레스핏 비아, 매이팅 인터페이스, 에지 카드 컨택 패드 등 인터페이스
• 리드 프레임 지오메티리 변환
• 메카니컬 특징
• PCB 물질, 스텁, 표면 roughness, weave, routing

전송선과 전송선 모드

Simple 전송선

• 도체 2개, 전송선 모드 1개

Complex 전송선 구조

• 도체가 다중 신호 또는 그라운드로 할당된다.

• 예: 도체 3개
  2개의 전통적 전성선 모드
  differential mode(의도 된 모드)와 common mode(의도 되지 않은 모드)

• 더 많은 도체는 일반적으로 원치않은 더 많은 모드를 만든다.
  2 그라운드(G1, G2)는 전송선 모드를 지원할 수 있다.
  가능한 한 간단한 전송선 구조를 유지하도록 노력한다.

해야할 것

타겟 정의:

• L과 C 디자인(slow speed serial links) → impedance와 prop dleay 디자인(faster links)

• 요즘 links는 시스템 혹은 채널 디자인 접근법이 요구된다. 이런 타입의 접근법은 링크 있는 부품(요소)의 성능을 기술하기 위해 s-parameter 모델을 사용한다. 궁극적으로 이것은 링크 자체를 eye opening과 BER(bit-error-rate)을 보면서 분석하는데 사용된다.

• 비아, 전송선, 런치 패드 등 모두가 커넥터와 상호작용하기 때문에, 이런 아이템은 같은 데이터 레이트에서 살펴 보아져야 한다. 이것들은 모두 커넥터 디자인과 상호작용해서 시스템 성능에 인터랙티브한 영향을 준다.

가장 중요한 것(항상 trade-off 관계에 있다):

• 임피던스 제어/크로스톡/손실 등은 대역폭,I/L, R/L, noise와 직접적인 관련이 있다.

• PCB 비아, routability, 전송선 길이 같은 외부 요소는 고속에서 커넥터 성능에 중요한 역할을 한다. 그래서 디자인 분석에서 배제될 수 없다.

간단히 말해, 모든 것이 중요하다.

지터와 지터 소스

• 이벤트의 예상 시간과 실제 사이의 차이는 시간 축에서 eye를 닫는다.

• 고속 어플리케이션은 long highly dispersive channel로 구성될 수 있다.
  - I/O’s : Connectors, Cabbles, PCB’s at both ends
  - Backplane: Connectors/vias, long PCB runs, 직각, 메저닌 구조

• 지터는 “dispersive” 채널 특성의 결과이다.
  - dispersive channel: 주파수 의존적 행동을 하는 채널
  - 주워진 s-parameter가 만들 dispersion의 양을 이해 하려면, 신호의 context와 그것과 관련된 대역폭과 인코딩(8B10B, 64-66)이 보여져야 한다.
  
  

기존 기술 차용

• 새로운 커넥터를 디자인 할 때, 기존의 디자인을 차용해서 디자인 골을 만족할 수 있다. 이것은 툴링/제조 비용을 절감해 준다.

• 예: VHDM 백플레인 제품은 현재 differential과 single ended system 어플리케이션에 모두 사용되고 있다. 더 빠른 differential 제품에 대한 시장 요구에 답하기 위해서, 이 기본 디자인을 변경해서 최대 differential 성능을 낸다.

새로운 기술 창조

• 때로는 기존 기술이 한계까지 가 있는 경우가 있다. 디자인 요구를 채우기 위해서 “clean paper” 디자인 접근이 종종 필요하다.

• 예: 시장은 매우 빠르고, 잘 균형맞고, 크로스톡이 적은 differential 커넥터를 원한다. 시장 요구에 따라서 고속 성능과 줄어든 노이즈 등을 갖도록 plated plastic을 활용한 새로운 제품이 개발되었다. 

고속 커넥터시스템 디자인

어디부터 어떻게 시작해야 하나?

Step 1. 고객과 시장의 요구에서 시작한다:

• 새로운 제품의 전기적 요구사항을 이해한다.
• 트레이드 옵스 가 있다면 무엇이고, 어떤 요구가 반드시 만족되어야 하는가
• 현재 제품의 성능어 어디이고 그 제품의 한계는 어디인지 잘 이해하고 있어야 한다.
• 디자인과 관련된 어떤 새로운 방법들을 리서치한다. 이것은 디자인은 물론 모델링/테스팅의 범위도 포함한다.
• 디자인 골에 도달하는 것을 막는 방해물을 해결한다.

  일반적 엄지 규칙:

• 주파수 디자인 골로 “Nyquist”를 사용한다.
• Insertion Loss 디자인 골
  잘 행동하고
  선형이고, ILD(Insertion Loss Deviation)를 본다.
• Return Loss
  최악 경우: 12dB
  권장: 15 dB ~ 20 dB
• Crosstalk
  Far-end(FEXT): 30dB isolation
  Near-end(NEXT): 40dB isolation
• Mode Conversion: 30 dB

예: 디자인 골은 16Gbps 커넥터 인터페이스를 만드는 것이다. 이 속도에서 lab 측정은 어렵고 테스트 픽스쳐에 사용되는 현재의 SMAs가 상당한 픽스쳐 손실 없이 이 속도를 달성할 수 없다는 것을 알아야 한다. 엔지니어는 원래 커넥터 디자인 골을 달성하기 위해서 SMA 보드 런치를 향상시키는 방법을 찾아야만 한다. 이 향상 없이 취득된 데이터는 상당한 에러를 가질 것이다.

Step 2. 첫 번째 mechanical/electrical 컨셉 모델을 만든다.

디자인의 첫 단계는 컨셉 모델을 만드는 것이다. 최종 제품은 처음 것처럼 보이지 않을 테지만 첫번째 pass model을 단든다. 기구적 분석과 동시에 impedance, crosstalk, prop delay 등과 관련된 2D/3D 전기적 분석을 수행한다.

Step 3. 팀 컨셉 디자인 리뷰

제품이 진공에서 만들어지지 않기 때문에 모든 기본 원칙이 가능한 한 빨리 컨셉 디자인에 넣는 것이 키 이다. 일단 초기 컨셉이 만들어지면, 몰드 엔지니어링, 스탬핑, 어셈블리 툴링, 플레이팅, 품질, 마케팅으로부터 리뷰와 피드백을 받는다. 기구/전자 엔지니어는 드로 보드로 돌아가 이 피드백을 기록한다. 이런 과정은 제품 디자인 사이클 동안 여러번 반복 된다.

Step 4. 최종 디자인

많은 반복 후에 제품 디자인이 완료된다. 엔지니어는 인-하우스 또는 표준 테스트 픽스쳐로 부터 취득덴 데이터를 사용해서 디자인과 원래 요구사항을 검증해야만 한다. 커넥터의 전기적 특성을 정확히 반영하는 최종 모델을 만들어야만 한다. 이렇게 검증된 모델은 미래의 고객에게 전에서 그들의 시스템 분석에 사용된다.

Step 5. 표준 산출물

• 3D 커넥터 필드 솔버 모델
• 커넥터 s-parameter 모델
• 모델 문서
• 커넥터 테스트 픽스쳐(TRL 구조, 레퍼런스 트레이스)
• 모델 validation test summary
• Routing recommendation
• PCB footprint symbols
• 추가 문서(전 세대 혹은 다른 솔루션과의 비교, 어플리케이션 표준과 성능 비교)
• 커스터머 샘플 키트

자세한 인터커넥트 디자인 케이스 스터디

많은 복잡한 디자인 질문을 정의하는데 도움을 주기 위해, 현재 하나의 제품이 어떻게 만들어지는지 간단하레 살펴 본다.

시장 요구:

  시장은 다음 요구사항을 따르는 커넥터를 원한다:

• 줄어든 커넥터 공진(Insertion Loss, Crosstalk)
• differential impedance control: 100 ± 10 ohms @ rise time of 25ps or slower
• crosstalk -40dB 이하
• 개선된 routing ease
• contact 당 0.5A를 다룰 수 있음
• 프레스핏 보드 부착 요구

현재 제품 성능

제품(stacked SFP+) 컨셉: 현재 제품(stacked zSFP+)을 개량, 다음 영역을 조사할 필요가 있다.

• 더 나은 SI 성능과 라우팅을 위해 footprint를 개선한다.
• 커플링을 이해사고 그것이 성능과 어떻게 관련 있는지 이해한다.
  Insertion Loss, Crosstalk, Impedance/Return Loss
• 시간이 모든 디자인 반복의 리뷰를 허용하지 않더라도,  디자인이 외 그런지 하는 주석을 단다
• 아래 보이는 최종 제품 디자인은 기구/전자 엔지니어의 합작이다.

Footprint:

• 모델 데이터
• footprint만 변경 – no ZXP common grounds
• ICN(10Gbps)이 9.5 에서 3.3mVrms로 줄어든다.

디자인 구조:

기본 SI 모델은 “pinned” 디자인 컨셉에서 빌려왔다. 2D 모델은 초기에 실행되어 사용된 Er에 대해서 plated plastic housing과 신호 핀 사이의 디멘전을 결정한다. 기구/전기 간의 약간의 트레이드 옵스는 pin과의 간격 대 물질 폭/두께, 물질 유전 상수 대 물질 금형 능력 등 이다. 2D 모델은 임피던스 성능과 크로스톡을 예측한다.

엔지니어 디자인 문제 기술

• 2D 컨셉은 근사이다.
• Differential pair가 고체 플라스틱으로 과금형 되면 상호 커플링이 너무 커서 임피던스를 낮게 떨어트린다.
• 커넥터는 un-mate 되야야만 한다. 그래서 인터페이스 영역에서 디자인에 전기적 복잡성을 추가한다.
• 기구 엔지니어는 쉬운 조립과 금형 때문에 고체 플라스틱을 원한다.

이런 효과들을 분석하기 위해서 full 3D 모델을 평가할 필요가 있다.

경험 디자인을 사용하는 디자인 접근법:

• 더 이해력 있는 접근으로 trial and error를 대체한다.
• 궁극적으로 솔브 될 모델의 수를 줄인다.
• 솔수션에 대한 확신 감을 높인다.

최종 커넥터 디자인:

최종 웨이퍼 디자인:

위 그림은 조립 위험을 최소화 하고 전기적 임피던스 성능을 최대화 하면서 최족 기구/전기간 최종 타협을 보여준다. 

최종 인터페이스 디자인:

인터페이스에서 어떤 capacitive stub 효과를 최소화 하기 위해 좋은 물리적 인터페이스를 유지하는 범위 내에서 기구적 빔은 가능한한 짧게 유지한다.

Via 고려 사항:

비아 스텁은 전반적 전기 성능에서 중요한 역할을 한다. 아래는 다른 스텁 길이를 갖는 비아들이다. 어떤 비아가 성능이 가장 좋을까? 이유는?

시간 영역 임피던스에서 비아 스텁의 효과(아래 그림)

주파수 영역에서 비아 스텁의 효과(아래 그림)

비아 스텁 효과 줄이기

• plane을 void하고 unused anti-pads를 제거하므로써 sutb의 Z를 증가시킨다.

• 추천하는 anti-pads

• planes를 void해서 stub의 Z를 증가시키는 것이 약간 도움을 준다.

Differential mode 비아 성능

• mixed-mode s-parameter를 사용해서 differential I/L을 계산한다.