PCBInside

크로스톡은 다음 몇가지 요소에 의존한다.
  로직 패밀리, 보드 디자인, 크로스톡 모드(리버스 또는 포워드), 공격자와 희생자의 양 끝 단 터미네이션 등

크로스톡을 측정하고 분석하려면, 주파수 영역 기술을 사용해서 EMI 제한 레벨과 관련된 주파수 스펙트럼에 위치한 클럭 하모닉을 관찰한다. 그러나, 상승 시간이 10% 에서 90% 레벨인 디지털 신호 에지를 시간 영역에서 측정하는 것은 다음과 같은 장점을 제공한다.

• 디지털 신호의 에지 속도 또는 상승 시간이 직접적으로 각 주파수에서 하이 레벨이 어떤지 묘사한다.

• 신호 에지(상승 시간)에 의한 속도 정의는 또한 크로스토크 메카니즘을 설명하는데 도움을 준다.

• 상승 시간은 아래 설명될 무릅 주파수(knee frequency)를 바로 계산하는데 사용된다.

디지털 신호의 주파수 영역 분석은 무릅 주파수보다 높은 주파수에서 신호는 감쇄해서 크로스톡에 영향을 별로 주지 않는다. 반면 무릅 주파수 아래에서는 회로 동작에 영향을 줄 충분한 파워를 갖는다.

Fknee = 0.5 / Trise

크로스톡 모델

신호가 공격자에 전파되면, 상호 커패시턴스와 상호 인덕턴스를 통해서 희생자에 크로스톡 전압이 나타난다. 나타난 신호는 공자자의 펄스 상승 시간과 같은 펄스 폭을 갖는다. 희생자에서 펄스는 2개로 나뉘어서 각각 반다 방향으로 전파된다.

PCB에서 크로스톡을 최소화하려면 커패시턴스와 인덕턴스 사이에 균형을 찾아야 한다. 즉 제어된 임피던스 전송선이 되어야 한다.

크로스톡 특성화

효과적인 측정을 위해서 20GHz 광대역 오실로스코프를 사용한다. DUT 구동은 고 품질 펄스 생성기 출력을 사용한다. 출력 펄스 상승 시간은 오실로스코프 대역보다 작거나 같아야 한다. 고 품질 케이블과 터미네이션 저항 그리고 어댑터 등을 사용한다. 80E40 샘플링 모듈이 설치된 텍트로닉스 8000B 시리즈는 크로스톡 측정에 적합하다. 80E40은 17ps 상승 시간, 250mV 크기, 50ohm 소스 임피던스인 TDR 스텝 생성기를 포함한 2채널 샘플링 모듈이다.

포워드 크로스톡을 측정하기 위해서 모든 라인은 터미네이션 되어 반사를 제거해야 한다. 셋업은 다음 그림과 같다.

측정된 결과는 다음 그림과 같다.

측정된 네거티프 펄스(C4)는 48.45 mV 크기를 갖는다. 공격자 크기가 250 mV이고, 크로스톡이 대략 50mV 이므로 빠른 에지가 20%의 크로스톡을 유발하였다. 이 크로스톡은 실제 로직 패밀리보다 크게 표현된다. 만약 1.5ns CMOS 게이트로 신호가 구동 되었다면 크로스톡 펄스는 더 넓고 낮아질 것이다. Math 기능을 사용해서 (신호) 획득 후 로우 패스 필터를 적용한다. M1 파형(흰색)이 그 결과를 보여 준다. M1의 수직 세팅이 필터되지 않은 파형보다 10배 더 센시티브하게 설정되어 있다.

빨간 파형(R3)은 노란색 느린 펄스(R2)에 의해 유발된 크로스톡이다. 흰색 파형(R4)은 빠른 녹색 TDR 펄스(R1)에 의해 유발된 크로스톡 이다. 파란색 파형(M1)은 흰색 파형을 필터해서 펄스 상승 시간을 느리게 한 것이다.

리버스 크로스톡만 측정하기 위해서 모든 라인은 터미네이션 되어 반사를 제거해야 한다. 셋업은 다음 그림과 같다.

측정된 결과는 다음과 같다.

크로스톡은 대략 10mV로 4% 이다. 흰색과 파란색 파형은 포스트-필터 크로스톡과 슬로우 펄스 크로스톡을 보여 준다. 둘다 6.5mV 크기를 갖는다. 상승 시간과 비교한 라인의 길이가 크기를 결정한다. 여기서는 상승 시간이 라인길이보다 길어서 최대 크기에 도달하지 못했다. 아래 그림은 200ps 상승 시간을 갖는 생성기 DG2040과 17ps 상승 시간을 갖는 80E04를 보여준다.

같은 전압 스케일(5 mV/div)이다. 공격자의 상승 시간은 상승 시간이 라인보다 길지 않다면 리버스 크로스톡에 영향을 주지 않는다.

터미네이션 영향

위에 기술된 것처럼 모든 사용되지 않는 라인을 터미네이션 하는 것이 노이즈 레벨을 최저로 유지시킨다. 그렇지 않으면 이 라인들에서의 크로스톡 펄스가 커플되어 2차 크로스톡을 만든다.

희생 라인에서 낮은 임피던스 소스의 경우 - 예들 들어 ECL 게이트로 구동되는 경우 - 를 설명하기 위해서 희생 라인을 short 터미네이셩으로 설정했다(위 마지막 경우).

텍트로닉스 어플리케이션 노트 “Time Domain Methods for Measuring Crosstalk for PCB Quality Verification”에서 발췌 요약

가장 활용성 높고 직관적인 SI 툴 중 하나는 TDR(Time Domain Reflectometry)과 TDT(Time Domain Transmission)이다. 시간 영역 분석은 전기 신호가 어떻게 인터커넥트를 통해서 전파하는지에 대한 직관을 준다. 신호는 PCB via, 커넥터, 인퍼테이스, 그라운드 판 인터럽션 등 응답에 영향을 주는 지오메트리를 통해서 전파된다. TDR과 TDT는 이런 환경을 식별하고 정량화하는데 사용된다.

복잡한 TDR 응답을 해석할 때는 경험을 대체할 만한 것은 없다. 이것을 먼저 전제하고, 간단한 환경에 대한 기본적인 TDR 응답은 복잡한 TDR 응답을 해석하는데 기초를 제공한다. 가장 간단한 TDR 응답을 살펴보자: open, short, TDR 시스템 임피던스보다 크거나 작은 임피던스.

임피던스가 TDR 시스템 임피던스(일반적으로 50 ohm)와 같으면, TDR 응답은 플랫한 라인이 된다.

다음으로 간단한 몇 가지 환경 - inductive, capacitive -을 추가로 살펴본다.

"TDR Interconnect Modeling Quick Guide" from TDA Systems

이 기본 TDR 응답으로부터, 복잡한 TDR 응답에 대한 해석을 시작할 수 있다.

아래 그림의 스텝 중에서 어떤 것이 당신이 매일 작업하는 디지털 신호와 근접한가? PWL 스텝은 바보스럽게 시작해서 생각할 필요없이 완벽히 균일한 램프를 따르고 위쪽 끝을 강하게 때린다. 실제 신호는 그렇지 않다. 부드럽게 보이는 커브는 가우시안 스텝이다. 그것은 가우시안 종 모양 커브의 시간 집적이다. 가우시안 스텝은 부드러운 시작과 부드러운 끝 그리고 중간에서 빠르고 모노토닉한 상승을 갖는다. 이것이 실제 디지털 신호처럼 보이고 합리적이다.

선형 시스템 분석 분야에서, 중심 극한 정리(Centeral Limit Theorem)는 많는 수의 유사 대역 제한 효과에 의해 성능이 제한되는 어떤 시스템의 스텝 응답이 효과의 수가 무한에 근접하면 가우시안이 되는 경향이 있다고 말한다. 전형적인 디지털 드라이버는 유사한 대역을 갖는 많은 성능 제한 스데이지들이 직렬로 케스케이드 되는 구성을 갖기 때문에 이 정리(theorem)를 디지털 디바이스에 적용한다.
I/O 드라이버는 실리콘에서의 nA 전류를 PCB에서의 mA 전류로 빠르게 변환하기 위해서 다단 스테이지를 사용한다. 단일 스테이지 FET 증폭기는 그런 일을 할 수 없다. 만약 PCB 레벨 전류로 스위치 하기에 충분히 큰 단일 스테이지 FET 게이트를 만든다면, 그 게이트를 빠르게 충전하기 위해서 실리콘 레벨에서 가용한 전류가 충분치 않다. 더 좋은 접근법은 회로를 직렬의 다단 스테이지로 쪼개는 것이다. 각 스테이지는 전 스테이지보다 익스포넌셜 하게 크다. 게이트 디자인 전문가는 많은 시간을 드라이버 스테이지의 수를 고르는 것과 각 스테이지가 최대의 성능을 달성하도록 조심스럽게 작업하는데 많은 시간을 보낸다.
그 곳이 중심 극한 정리가 역할을 할 곳이다. 당신이 10 스테이지를 가진 I/O 드라이버를 디자인 한다고 상상하자. dc에서 회로는 완벽히 작동한다. 주파수를 올림에 따라, 다양한 기생 효과가 나타나고 대역폭을 제한한다. 각 스테이지는 아마도 20 개의 기생 효과로 고통을 받는다고 하면 디자인을 완성하기 위해서 총 200 개의 효과를 다루어야만 한다. 시스템은 직렬로 연결된 200 개의 작은 로우패스 필터 요소의 케이케이드 처럼 행동한다. 가장 최악의 성능을 갖는 요소가 다른 요소가 얼마나 잘 작동하는지에 관계없이 전체 시스템의 대역폭을 제한한다. 전반적인 성능을 올리고 싶다면, 먼저 최악의 파트를 공략해야만 한다.
경험있는 IC 디자이너들은 계속해서 가장 낮은 걸림 효과를 식별하고 시스템의 모든 파트를 균일한 성능을이 될 때가지 한번에 하나씩 그것들을 개선한다. 그 성능을 넘어서 큰 이득을 내는 것은 점점더 어려워지고 있다. 그 점에서, 그들은 소소한 것을 그만두고 즉시 그들의 제품을 생산으로 넘긴다. 이런 과정은 모두 유사한 대역폭을 갖는 직렬 케스케이드 된 성능 제한적 스테이지로 구성되는 시스템을 만든다. 중심 극한 정리는 이런 시스템이 항상 가우시안 모양 스텝 응답을 만든다고 말해준다. 결론적으로, 이런 이유로 디지털 드라이버는 항상 가우시안처럼 보이는 신호를 만들 것이다.
위 그림은 가우시안 스텝과 PWL 스텝 사이의 시간 영역 최대 편차가 단지 5% 임을 보여준다. 그 양이 많지 않은 것처럼 들린다. 그러나 PWL 커브의 샤프한 코너는 주파수 영역에서 20 dB만큼 큰 편차를 만들 수 있다. 에러 소스로 충분하다(에지 쉐이핑을 참조하라).

원문: by Dr. Howard Johnson. First publ. in EDN magazine, October 8, 2009

참고: 중심 극한 정리(Centeral Limit Theorem)
확률 이론에서, 잘 정의된 예상 값과 잘 정의된 변화를 갖는 독립적 랜덤 변수에 대해서 CTL은 어떤 조건에서 충분히 많은 수의 반복에 대한 수학적 평균이 기본 분배일지라도 정규화 분포의 근사일 것일 것이라고 말한다. 즉 평균은 정규 분포(bell curve)를 따를 것이다.