PCBInside

고속 디지털 시뮬레이션은 주로 구동 신호의 시간 영역 스펙으로 시작한다. 스펙은 구동 신호 또는 자극(excitation)이 전이 하는 모든 순간을 기술한다. 그 데이터로부터 시뮬레이션은 시간 영역 시퀀스 또는 시간 함수로서의 자극을 기술하는 서브루틴을 만든다. 시뮬레이션이 진행되면서 각 신호 전이에 에지 쉐이핑(edge shaping)이 적용된다.
에지 쉐이핑 과정을 선형 필터링 동작으로 생각할 수도 있다. 예들 들어, 완벽한 구형(sqaure) 시간 영역 신호를 가우시안 로우패스 필터를 통과시키면 예상하는 대로 가우시안 에지가 만들어 진다. 각 신호 에지는 가우시안 종 모양 커브 형태로 보인다. 통계로부터 쉐입이 가우시안 에러 함수 erfc()인 것을 알 수 있다. 가우시안 로우패스 필터의 -3dB 대역폭을 0.33864/T로 설정하면, 10-90% 상승 시간과 하강 시간이 정확히 T인 신호의 에지를 형성할 것이다. 이 논의는 각 신호 전이을 충분히 떨어뜨려서 매 전이에서 깨끗하고 완벽한 신호 에지의 카피를 만든다는 가정을 한다.
시뮬레이터 코드를 해체한다면, 명확한 선형 신호 필터링 루틴을 결코 찾지 못할 수 있다. 적절한 모양의 신호 에지를 만드는 많은 방법이 있지만, 그것들은 각각 어떤 선형 필터링 동작에 대해서 등가이다. 모든 경우에서, 시뮬레이터는 신호 에지를 만들기 위해서 사용하는 등가 로우패스 필터의 주파수 반응 특성을 신호에 부여한다.
아래 그림은 2개의 대중적인 에지-쉐이핑 필터의 주파수 응답에 대한 플롯이다. 각 필터의 10-90% 상승 그리고 하강 시간은 100 ps이다. 가우시안 필터는 10 GHz 위에서 작은 신호 파워를 갖는 부드러운 주파수 응답을 보여준다. PWL(piecewise-linear) 필터는 10 GHz 위에서 비현실적인 많은 양의 신호 파워를 유지하고 있다. 각 신호 에지에서 간단한 선형 램프를 만들기 위해 SPICE에서 PWL 함수를 사용할 때 이런 상황 발생한다. 그런 신호는 타이밍 다이어그램에서 좋게 보이지만, 그것은 시스템의 스펙트럼 특성을 보여주지 않는다.

단일 세그먼트 PWL 필터는 직사각 또는 박스카 형의 임펄스 응답을 갖는다. 디지털 신호를 박스카 필터를 통해 진행시킬 때, 선형적인 상승과 하강 에지를 가진 스텝이 만들어진다. 만약 10-90% 상승 시간이 T 이면, 0-100% 상승 시간은 1.25T가 되어야 한다. 그 모양은 8 GHz에서 spectral null도 고려된 필터의 박스카 응답에 대한 실제 폭이다. 각 PWL 에지의 시작과 끝에서의 사프한 코너는 매우 높은 주파수에서의 잉여 파워도 고려한다. 12 GHz에서, PWL 스펙트럼은 가우시안 스펙트럽보다 20 dB 더 높은 피크를 가진다.
PWL 에지가 12 GHz 근처에서 시스템을 인공적으로 크게 과장하기 때문에 나는 단일 세그먼트 PWL 시뮬레이션을 피한다. PWL 에지는 8 GHz에서 신호 에너지가 없기 때문에 8 GHz를 인공적으로 마스크 한다. 이것은 또한 고주파에서 크로스톡을 크게 과장한다.
실제 신호 에지의 모양이나 스펙트럼을 자세히 볼 필요가 있을 때마다, 신호를 바르게 표현할 신호-쉐이핑 처리를 사용하라. 실제 신호 모양의 레코드를 가지고 있거나 IBIS(input/output buffer informaiton specificatoin) 파일로부터 추출한 것이 있으면, 그것을 사용하라. 다른 정보가 없다면, 가우시안 쉐이프를 사용하라.

원문: by Dr. Howard Johnson. First publ. in EDN magazine, November 12, 2009

옛날의 좋은 시절(단일 소자 와이어링 시대)

위 사진은 아주 옛날에 사용되던 아날로그 오실로스코프이다. 왼쪽에 검은색 CRT가 보이고, 원통형 진공관이 중간에 여러 개 보인다. 아래 사진은 위 오실로스크프 사진의 뒷 쪽에서 찍은 사진이다. 많은 배선들이 와이어로 복잡하게 이루어져 있다.

초기 PCB(진공관 어플리케이션)

위 그림은 1956년에 만들어진 Bendix G-15 컴퓨터이다. 그 안에는 아래와 같은 진공관을 사용한 PCB가 들어 있다.

어플리케이션 혁명(트랜지스터 시대)

왼쪽 그림은 단일 트랜지스터를 사용한 2층 기판으로 1MHz 클럭을 사용한 1956년 보드이고, 오른쪽은 10억개 이상의 트랜지스터를 가진 프로세서용으로 30층 기판을 사용하며 2 GHz 클럭으로 동작하는 2014년 제품이다.

IP 트래픽 역사 

IP 트래픽 증가가 회로 보드에 의미하는 바는?

위 사진에 보이는 공장처럼 보이는 큰 건물은 데이터 센터이다. 이 안에는 아래 그림처럼 보이는 서버들이 랙을 가득 채우고 있다.

각 블레이드 서버는 아래 그럼처럼 생겼고 다중회로 보드를 통해서 한달에 240 ExaBytes의 데이터가 지나간다. (참고: K > M > G > T > P > E)

현실에서 인터커넥션

인터커넥션은 위 TX와 RX 사이의 연결로 간단히 표현 되지만 현실에서는 아래와 같은 경로를 거치게 된다.

드라이버에서 내보내는 신호는 아래 그림 왼쪽 처럼 깨끗하지만 인터케넥터를 커쳐 리시버에 도착한 신호는 오른쪽과 같다.

무엇이 신호를 이렇게 degrade 시켰나? 이런 문제를 제거하려면 무엇을 해야 하나?

지터는 많은 스펙의 핵심이다

아래는 USB3.0의 버젯과 한계를 포함한 전기적 스펙의 한 부분이다.

Tj(Total Jitter)는 Rj(Random Jitter)와 Dj(Diterministic Jitter)를 합한 것으로 UI의 대략 2/3 정도이다. Tj의 구성을 보면 Rj가 대략 1/3이고 Dj가 대략 2/3 이다.

지터의 종류(지터는 eye의 수평 축을 닫게한다)

랜 덤 지터는 경계가 정해지지 않기 때문에 시간이 누적되면 지터 양은 계속 커지게 되며 우리가 어찌할 수 없는 지터이다. Dj는 바운드가 된다는(한계가 있다는) 점에서 랜덤하지 않은 지터를 위미한다. 바운드 되는 지터 중에서 데이터의 영향을 받는 지터를 DDJ라 하고 코릴레이션할 수 없는 지터를 BUJ라한다. BUJ 중에서 주기적으로 나타나는 지터를 PJ라 하며 클럭 소스와 관련된 지터일 것이다. 데이터 의존성 지터는 다시 듀티 사이클 왜곡에 따른 DCD와 데이터 패턴에 의존하는 ISI로 구분된다.

랜덤 지터는 항상 에러 비트를 유발한다.

위 그림은 eye diagram을 보여준다. 스트로브 포인트를 δT라고 할 때, 전이 신호가 δT 보다 늦게 도착하면 에러가 유발 된다. 아래 가우시안 본포도는 랜덤 지터를 보여주는데 δT 기준선 밖깥 부분에서 에러가 유발된다. 가우시안 분포에서 외곽 끝 부분은 무한히 커진다. Confidence interval은 2 * δT 이고 그 밖은 BER이다. BER 10^-12 목표에서 confidence interval은 14.069σ 이다.

듀얼 디랙(Dual Dirac) 모델

위와 같은 디터미니스틱 지터가 있을 때, 지터의 양쪽 끝 부분은 랜점 지터가 섞여서 가우시안 분포를 갖는다. 이것은 아래 처럼 Dj와 Rj의 더해진 성분으로 모델 될 수 있다.

위 모델은 두 양쪽 지터의 사이에 존재하는 지터가 없다는 면에서 실제 지터와  비교되 안되게 다르지만, 안쪽 지터는 비트 에러를 유발하는 기준 선 영향이 없기 때문에 문제되지 않는다. 문제는 꼬리 부분이다.

다루어야할 4개의 주요 디터미니스틱 문제(eye의 수직 축을 닫게한다)

손실 – 보드에서, 케이블에서
반사 – 모든 인터페이스 사이에서, 비아에서
노이즈(크로스톡) – 브도(리턴 플레인), 패지키, 커넥터/비아
모드 변환(디퍼런셜 채널) – 라우팅, 광파, 커넥터

위 4가지자 디터미니스틱 문제를 유발하는 주요 소스로 손실은 자재(물질)에 관한 것이나 나머지 3개는 디자인에 관한 것으로 여기서는 손실을 중심으로 vertical collapse를 살펴 본다.

짤은 상승 시간을 갖는 비트는 ISI가 없다

UI 에 비해서 짧은 상승 시간을 갖는 패턴은 ISI가 없다. 위 그림의 위는 많은 0 비트 후에 1비트가 오는 경우이고 아래는 많은 1비트 후에 1개의 0비트 그리고 이어서 1비트가 올 때이다. 두 개를 겹쳐 보면 0비트 구간이 정확이 같다. 좀대 확대 해서 보면

UI에 비해서 상승 시간이 짧으면 패턴의 영향을 받지 않는다. 인터커넥션의 감쇄가 적용된 후에도 이것은 여전히 유지 된다.

그러나, 인터커넥션의 감쇄는항상 주파수 의존적이라  ISI를 만들고 디터미니스틱 지터를 만든다.

주파수 의존적 손실 = 상승 시간 디그라데이션

상 단의 좌측 그림은 인터커넥트로 들어가기 전 신호이다. UI에 비해 짧은 상승 시간을 갖는다. 이 파형을 주파수 여역에서 보면 하단의 좌측 그림과 같다. 나이퀴스트 주파수 이하에서는 평단한 특성을 갖는데 이 부분은 데이터 전이 전 후의 평단한 부분이다. 나이퀴스트 주파수 이후 감쇄는 구간이 시간축에서 전이되는 짧은 구간이다. 인터커넥트의 주파수 특성은 하단 그림 중 가운데 있는 그림이다. 감쇄는 주파수에 비례해 처음부터 감쇄가 이루어지기 시작한다. 입력 파형과 인터케넉트의 주파수 특성을 겹쳐 보인 것이 상단 가운데 그림이다. 빨간색은 입력 파형이고 파란색은 인터케넉트이다. 인터커넥트는 고주파에서 더 많이 감쇄되는 것을 볼 수 있다. 입력 파혀이 인터커넥트를 지나 나오게 되면 하단 오른쪽 같은 주파수 특성 파형을 갖게 된다. 점선은 원래 입력 파이고 분홍색 선은 인터커넥트를 나온 신호이다. 이것을 시간 축에서 보면 상단 오른쪽 그림과 같다.

실제 세계: 상승 시간 디그라데이션은 ISI를 유발한다

짧은 상승 시간을 갖는 스텝 펄스가 인터커넥트를 나오면 상승 시간이 느려지게 된다. 이렇게 느려지는 상승 시간이 어떻게 eye vertical collapse를 만드는지 보자. 이제 스펩 펄스 대신에 SBR을 보자.

위 파형은 다량의 0비트 신호 후에 하나의 1비트를 반복하는 5 Gbps 신호이다. 인터커넥션에서 나오는 신호의 상승 시간은 UI에 비해서 길다. 그래서 1 UI가 끝날 때까지 상승을 마치지 못하고 다음 전이를 하게 된다. 이를 좀 더 자세히 관찰하면 다음 그림과 같다.

비 트 패턴은 1과 1 사의 다량의 0비트들의 수를 하나씩 줄여가면서 출력 파형을 관찰한 것이다. 연속된 1의 수가 많을 수록 더 많이 펄스 파형이 올라가게 된다. 그리고 이 이후 오는 0 비트에서의 시점에서 레벨을 살펴보면 0앞에 다량의 0이 있을 때 레벨이 가장 낮으며 다랴의 1일 있을수록 레벨은 높게 형성이 된다. 이것이 vertical collapse를 만드는 원인이다.

ISI 지터의 뿌리: 주파수 의존적 손실 > 상승 시간 디그라데이션 > 노이즈 & 지터

인 터커넥션이 없으면 즉 손실이 없으면 상승 시간 디그라데이션이 없고 패턴 의존성 문제는 발생하지 않는다. 그런데 20 인치 인터커넥트를 보면 “010” 패턴 전에 0 패턴인지 1 패턴인지에 따라서 레벨 문제와 지터가 발생하는 것을 볼 수 있다. 40 인치의 경우 지터가 훨씬 더 커진 것을 볼 수 있다. 즉 상승 시간 디그라데이션이 심할 수록 더 큰 디터미니스틱 지터가 발생한다. 이것은 우리가 해결해 할 문제다.