전류는 루프를 형성하며 흐른다

원 포인트 레슨 2011. 12. 1. 18:06
 전류가 흐르려면 반드시 전류가 흐르는 경로는 루프(써클)를 형성해야 한다. 그래서 회로라고 하는 것도 이름이 써킷(circuit)인 것이다. 이것은 케이블의 경우를 살펴 보면 더욱 직관적으로 알 수 있는데, 신호 전달을 위한 케이블은 반드시 2 가닥 이상이 되어야 한다. 한 가닥으로는 신호를 보낼 수 없다. 그 이유는 한 가닥으로는 루프를 형성시킬 수 없기 때문이다. 예외적으로, 아주 옛날엔 한 가닥으로 신호를 보낸 적이 있었는데 그 땐 땅(그라운드)을 나머지 하나의 선으로 사용했었다. 그래서 엄밀히 말하여 역시 2가닥을 사용한 것이라고 봐도 되겠다. 
 
 그런데 회로도를 보면 신호선은 한 가닥으로 구성이 된다. 루프를 형성하기 위한 나머지는 어디 있는 걸까? 회로도에서 루프를 찾아보자. 아래 그림은 어떤 회로도의 일부이다. 회로도의에서 빨간쌕으로 표시된 SCLK라는 신호와 노란색으로 표시된 I2C_SCL이라는 를 주목해 보자.

 SCLK와 I2C_SCL은 MCU에서 나와서 U3와 VR1으로 가는 신호다. 이 신호 자체만으로는 루프를 형성할 수 없다. 루프를 이루기 위한 나머지 부분은 어디일까? 그것은 power인 VDD_3V3이 될 수도 있고 ground인 GND가 될 수도 있다. 먼저 SCLK의 경우를 살펴보자. 아래 그림은 실제 보드로 구현되었을 때이다.

 이 보드는 4층으로 구성이 되었는데 TOP 층에 부품이 있고 SCLK 라인은 BOTTOM 층에서 구현이 되었다. 엷은 파란색은 세번째 층으로 VDD_3V3(power) 이다. 루프를 이루기 위한 나머지는 세번째 층의 VDD_3V3에서 SCLK 라인 바로 위에서 보라색처럼 형성이 된다.
 I2C_SCL의 경우 아래 그림처럼 구현이 되었는데, TOP 층에서 구현이 되었다. 두번째 층은 GND(ground)이다. 루프를 형성하기 위한 나머지는 두번째 층의 GND에서 I2C_SCL 바로 아래에서 회색처럼 형성이 된다.


 신호선인 SCL이나 I2C_SCL 를 signal path라고 부르며, 루프를 이루는 나머지 부분을 return path라 부른다. return path가 signal path 바로 아래에 형성되는 이유는 전류가 impedance가 가장 낮은 곳으로 흐르려고 하는 특성을 갖고 있기 때문이다. signal path 바로 아래에 return path가 형성이 되어야 loop가 최소화 되고 inductance가 최소화 되어 impedance가 낮아지게 된다.

 위 예에서는 power 와 ground를 모두 return path로 사용하는 경우를 살펴 보았다. 경우에 따라서는 둘 중 하나만 return path로 사용할 수도 있다. 사용 전압이 다른 부품 간에 신호를 주고 받을 때는 ground를 return path로 사용하는 것이 바람직하다. 왜냐하면 power는 서로 다른 전압을 사용하므로 두 파워 간에 단절이 있어서 루프를 형성하기 어렵기 때문이다. 보드 내에서 return path의 결정은 디자이너와 엔지니어의 몫이다. 다만 규격화된 보드와 보드간에 있어서의 return path는 정해진 대로 사용하면 된다.

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디커플링 커패시터 값 선정의 Rule of Thumb

원 포인트 레슨 2011. 11. 30. 11:16
 디커플링 커패시터 값 그리고 수량 선정과 관련하여 대부분의 엔지니어들이 알고 있는 rules of thumb은 파워 핀 하나당 100nF 커패시터 하나를 할당하는 것이다. 이것은 그동안 잘 작동해 왔고 지금도 많은 부분에서 잘 작동하고 있는 규칙 중 하나이다. 그런데, 이런 의문이 든다. 파워 핀이 3개라면 100nF 커패시터 3개를 사용하는 것보다 100nF + 10nF + 1nF 3개를 섞어서 사용하는 것이 노이즈 억제에 더 효과적이지 않을까?  어느 경우가 더 효과적일까? 정답은 환경에 따라 다르다. PDN의 임피던스와 사용하고자 하는 최대 주파수 그리고 소모되는 다이나믹 전류의 양 등에 따라서 전자가 좋을 수도 있고 후자가 좋을 수도 있다.

 아래 2개의 PDN impedance 곡선을 보자. PCB 자체의 PDN은 매우 낮은 경우이다.


 위는 1608 크기 100nF 3개를 적용한 PDN 임피던스 곡선(파란색)이고 아래는 1608 크기 100nF 1개 + 10nF 1개 + 1nF 1개를 적용한 곡선이다. PDN impedance 곡선에서 판별의 기준이되는 target impedance 는 소모되는 전류에 따라 결정이 된다. 소모되는 전류량이 달라질 경우, 즉 target impedance가 달라질 경우 어떻게 되는지 따져보자. 만약 target impedance가 0.5ohm 이라면 둘 다 동작 상에 문제가 되지 않는다. 그런데 target impedance가 0.1ohm 이라고 한다면 위는 75MHz까지 보장이 되고 아래는 40MHz까지 밖에 보장이 되지 않는다. target impedance가 0.3ohm 이라면 위는 150MHz 근처에서 문제가 되고 아래는 아무런 문제도 없다. 표로 정리하면 다음과 같다.

전류 소모량 target impedance  100nF 3개 100nF + 10nF + 1nF 각각1개
 적음  high  ok ok 
 중간 mid   불리 유리
 많음 low   유리 불리 

 이번에는 PCB의 PDN impedance가 매우 높은 경우를 비교해 보자.


 100nF 3개를 사용한 경우 5MHz 근처에서 한번의 peak성 impedance 상승이 있고, 100nF + 10nF + 1nF의 경우 3부분으로 peak성 impedance가 분산이 된다. 따라서 peak성 impedance 측면에서는 100nF 3개를 사용한 것이 특정 주파수에서 좀 더 불리하게 작용할 수 있다. 그런데 impedance를 아래로 낮추는 전반적인 힘은 100nF 3개를 사용한 경우 좀 더 크고 좋다.
 그래프에서 빨간색 화살표는 커패시터의 ESR이 작아질 경우 impedance가 좀 더 상승할 수 있다는 것을 알려주기 위해서 표시하였다. 커패시터 자체의 ESR은 매우 작은데 여기서는 좀 더 실질적인 값(측정으로 얻은 겂)을 적용하였다.

 중요한 점은 ESL 값이다. 처음 2개 곡선에서는 ESL이 0.437nH가 적용되었고 다음 2개 곡선에서는 ESL이 2.299nH가 적용이 되었다. 이 차이는 커패시터가 PCB에 마운팅 될 때 값이 고려되었기 때문이다. 커패시터의 capacitance 값 자체보다도 ESL(mounting inductance 포함)값이 더 크게 작용하는 것을 알 수 있다. PCB 디자인 시에 적층 구조가 매우 중요함을 다시 한번 알 수 있다.

 < 최저 커패시터 값 선정의 rules of thumb>
  임피던스 곡선을 좀 더 좋게 하려면, 커패시터들의 inductance와 power planes의 capacitance로 만들어지는 병렬 공명 주파수(위 곡선 그래프에서 검정색 peak)와  가장 낮은 커패시터의 자기 공명 주파수(SRF)가 같게 커패시터 값을 선정하는 것이 좋다. 그럴 경우 가장 낮은 거패시터 값은 대략 다음 식과 같다.

Clowest = A / (762 * h)

       여기서,  A    power planes area(sq cm)
                   h    plane gap(mm)

  위 예의 경우 power planes area는 600 sq cm이고, h는 0.2 이면, Clowest는 대략 4nF이 된다.

 <참고>
 디커플링 커패시터로 100nF를 많이 사용하는 이유:
 100nF 커패시터는 10~40MHz 정도의 공명주파수를 갖는다. 이 주파수는 1M~수백MHz 대역의 중심부에 위치하고 있어서 디커플링 커패시터로 사용하기에 딱 좋다. 1MHz 이하는 탄탈이나 전해 커패시터 같은 벌크류 커패시터로 커버를 하고 수백MHz 이상은 수nF 짜리 커패시터를 병행해서 커버할 수 있다.





 

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Thieving(그라운드 채우기?)

원 포인트 레슨 2011. 11. 30. 08:00
 어떤 PCB 디자이너들을 보면 보드가 다 그려진 후에 그라운드로 빈 공백을 채우는 일을 의무적으로 하는 경우를 많이 보았다. 이런 행위를 thieving이라고 부른다. 다른 이름으로 부르는 사람들도 많은데 여기서는 그냥 씨빙(thieving)이라고 하자.  그런데 그렇게 디자인 하는 디자이너들이 상당수는 정확한 이유를 모른채 맹목적으로 씨빙을 적용하는 것을 알수 있었다. 그래서 오늘은 씨빙의 이유를 살펴보고 그것이 모든 PCB 적용될만한 것인지 아니면 특별한 경우에만 해주는 것인지 살펴 보자.
 씨빙을 하는 가장 큰 이유는 보드의 노이즈를 줄이기 위함이다. 여기서 말하는 노이즈는 capacitive coupling의한 노이즈를 말한다. capacitive couping noise는 아날로그 보드처럼  impedance가 높은 양면 보드에서 쉽게 나타난다. 이런 보드에서 씨빙은 효과적으로 capacitivie coupling(혹은 electric field coupling)이나 xtalk을 줄여준다.
 고속 디지털 보드의 경우, 회로가 낮은 impedance로 구성이 되며 impedance가 균일하게 유지되고 있기 때문에 capacitive coupling은 별로 문제가 되지 않는다. 오히려 대부분의 문제는 inductive coupling(혹은 magnetic field coupling) 때문에 발생한다. 고속 디지털 보드의 경우 대부분 멀티 레이어를 사용하므로 구지 씨빙을 할 필요가 없다.
 씨빙을 하는 두번째 이유는 copper를 균일하게 분포하게 하여 장시간이 흘렀을 때 보드가 휘는 것을 방지하기 위함이다. 보드가 두꺼울 경우 혹은 보드의 싸이즈가 작을 경우 구지 씨빙을 하지 않아도 된다.
 

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