PCBInside

 아래 그림은 10년 전쯤에 컴퓨터 메인 메모리로 주로 사용되던 DDR1 SDRAM 패키지이다.

 66핀 중에서 VDD핀 3개, GND핀 3개, VDDQ핀 5개 VSSQ핀 5개가 사용되었다. VDD/VSS핀과 비교해서 VDDQ/VSSQ핀이 5/3배 더 많다. 이것으로 우리는 core보다 I/O 에서 더 큰 다이나믹 전류를 소모한다는 것을 알 수 있다. 아마도 5/3정도 더 소모한다고 생각해도 될 것이다. 눈여결 볼 것은 DQ 신호들 주변에 VDDQ/VSSQ가 중점적으로 배치되고 ADD/CMD 신호에는 VDDQ/VSSQ가 없다는 점이다. 이것으로 우리는 DQ신호는 VDDQ/VSSQ를 return path로 사용하는 것이 VDD/VSS를 return path로 사용하는 것보다 좋다는 것을 알 수 있다. 그렇게 한다면 ADD/CMD 신호는 VDD/VSS를 return path로 삼는 것이 좋을 것이다.  또 하나 알 수 있는 것은 DQ신호가 ADD/CMD 신호에 비해서 훨씬 고속이거나 다이나믹 전류를 많이 소모한다는 것을 알 수 있다(VDDQ/VSSQ가 VDD/VDDQ보다 더 많으니까).

 아래 그림은 요즘 컴퓨터 메인 메모리로 주로 사용되는 DDR3 SDRAM 패키지이다.

 96볼 중에서 VDD 9개, GND 12개, VDDQ 9개, VSSQ 9개가 사용되었다. 핀 수량으로 비교해 보면 VDD/GND와 VDDQ/VSSQ의 비율이 비슷하다. 즉 core와 IO의 전류 소모가 비슷하다는 것을 의미한다. 위의 DDR1과 비교하면 DDR3에서는 core 전류가 상대적으로 I/O 전류보다 더 많이 증가했다는 뜻이다. 이것은 아마도 셀 수가 예전에 비해서 대폭 증가하면서 core 전류가 증가했기 때문일 것이다.

 요즘 사용되는 DDR3가 예전에 사용되었던 DDR1보다 전류 소모량이 줄어든 점을 감안한다면 power/ground 핀 수가 줄어들어야 할 것인데, 왜 오히려 증가했을까? 그것은 신호의 고속화(rising/fall time 감소)로 인해 증가하는 ground bounce를 때문이다. 핀 수를 늘리면 return path의 inductance를 줄이는 효로 ground bounce를 줄일 수 있다. 줄어든 ground bounce는 낮아진 사용전압 조건에서 줄어든 마진을 다시 높여준다.

 DDR3에서 눈여겨 볼 부분 중에 하나는 power/gournd 핀들이 가장자리로 몰려있는 점이다. 일반적으로 DDR1에서 VDDQ/VSSQ처럼 신호선 사이에 핀들이 적당히 골고루 배치되는 것이 SI관점에서 유리할텐데 왜 바깥으로 몰아서 배치했을까? 아마도 그것은 DDR3가 대부분 모듈형태로 제작이 되며 모듈로 제작될 때 양면 배치로 인하여 디커플링 커패시터의 위치가 패키지의 바로 옆자리로 오기 때문에 양 옆 가장자리로 배치를 한 것으로 보인다(디커플링 커패시터 효과 극대화). 위 패키지만 본다면 DDR3에서는 DQ는 VDDQ/VSSQ를 return path로 하고 ADD/CMD는 VDD/VSS를 return path로 하는 것이 바람직해 보인다. 그런데 실제 모듈로 구현될 때는 VDD와 VDDQ가 보드레벨에서 merge되고 VSS와 VSSQ가 merge되기 때문에 앞에 말한 것처럼 return reference를 삼지 않고 DQ는 VSS(Q)를 return path로, ADD/CMD는 VDD(Q)를 return path로 삼는다. 아래 그림은 실제 DDR3 모듈의 한 예이다.

 
 6층으로 구성이 된다. 위에부터 1층으로 시작해서 제일 아래가 6층이다. DQ 신호는 위나 아래가 VSS(Q) plane으로 구성되어 return path를 형성시켜 준다. ADD/CMD의 경우 위나 아래가 VDD(Q) plane으로 구성되어 return path를 형성시켜준다. 
 모듈의 하단 커넥터 부위를 보자. return pin(VDD(Q) 혹은 VSS(Q)) 1개당 2개의 신호 핀이 할당 되었다. 이 비율은 패키지에서의 할당 비율과 비슷하다. 만약 return pin당 신호 수량을 늘린다면, return 핀으로 흐르는 return 전류는 좀 더 큰 inductance를 경험하게 될 것이고 노이즈는 좀 더 커질 것이다. DDR 모듈의 경우 규격화되어 있으므로 규격에 맞추어 디자인하면 되지만, custom 보드를 디자인할 경우엔 보드와 보드의 연결에서 connector 핀 할당에 신중을 해야 한다.

 모듈에서의 reference 규칙은 메인보드에서도 그대로 적용이 된다. 그래야 board-to-board간의 신호 전송이 문제없이 이루어질 수 있기 때문이다.
 

 디커플링 커패시터 값 그리고 수량 선정과 관련하여 대부분의 엔지니어들이 알고 있는 rules of thumb은 파워 핀 하나당 100nF 커패시터 하나를 할당하는 것이다. 이것은 그동안 잘 작동해 왔고 지금도 많은 부분에서 잘 작동하고 있는 규칙 중 하나이다. 그런데, 이런 의문이 든다. 파워 핀이 3개라면 100nF 커패시터 3개를 사용하는 것보다 100nF + 10nF + 1nF 3개를 섞어서 사용하는 것이 노이즈 억제에 더 효과적이지 않을까?  어느 경우가 더 효과적일까? 정답은 환경에 따라 다르다. PDN의 임피던스와 사용하고자 하는 최대 주파수 그리고 소모되는 다이나믹 전류의 양 등에 따라서 전자가 좋을 수도 있고 후자가 좋을 수도 있다.

 아래 2개의 PDN impedance 곡선을 보자. PCB 자체의 PDN은 매우 낮은 경우이다.

 위는 1608 크기 100nF 3개를 적용한 PDN 임피던스 곡선(파란색)이고 아래는 1608 크기 100nF 1개 + 10nF 1개 + 1nF 1개를 적용한 곡선이다. PDN impedance 곡선에서 판별의 기준이되는 target impedance 는 소모되는 전류에 따라 결정이 된다. 소모되는 전류량이 달라질 경우, 즉 target impedance가 달라질 경우 어떻게 되는지 따져보자. 만약 target impedance가 0.5ohm 이라면 둘 다 동작 상에 문제가 되지 않는다. 그런데 target impedance가 0.1ohm 이라고 한다면 위는 75MHz까지 보장이 되고 아래는 40MHz까지 밖에 보장이 되지 않는다. target impedance가 0.3ohm 이라면 위는 150MHz 근처에서 문제가 되고 아래는 아무런 문제도 없다. 표로 정리하면 다음과 같다.

전류 소모량	target impedance	100nF 3개	100nF + 10nF + 1nF 각각1개
적음	high	ok	ok
중간	mid	불리	유리
많음	low	유리	불리

 100nF 3개를 사용한 경우 5MHz 근처에서 한번의 peak성 impedance 상승이 있고, 100nF + 10nF + 1nF의 경우 3부분으로 peak성 impedance가 분산이 된다. 따라서 peak성 impedance 측면에서는 100nF 3개를 사용한 것이 특정 주파수에서 좀 더 불리하게 작용할 수 있다. 그런데 impedance를 아래로 낮추는 전반적인 힘은 100nF 3개를 사용한 경우 좀 더 크고 좋다.
 그래프에서 빨간색 화살표는 커패시터의 ESR이 작아질 경우 impedance가 좀 더 상승할 수 있다는 것을 알려주기 위해서 표시하였다. 커패시터 자체의 ESR은 매우 작은데 여기서는 좀 더 실질적인 값(측정으로 얻은 겂)을 적용하였다.

 중요한 점은 ESL 값이다. 처음 2개 곡선에서는 ESL이 0.437nH가 적용되었고 다음 2개 곡선에서는 ESL이 2.299nH가 적용이 되었다. 이 차이는 커패시터가 PCB에 마운팅 될 때 값이 고려되었기 때문이다. 커패시터의 capacitance 값 자체보다도 ESL(mounting inductance 포함)값이 더 크게 작용하는 것을 알 수 있다. PCB 디자인 시에 적층 구조가 매우 중요함을 다시 한번 알 수 있다.

 < 최저 커패시터 값 선정의 rules of thumb>
  임피던스 곡선을 좀 더 좋게 하려면, 커패시터들의 inductance와 power planes의 capacitance로 만들어지는 병렬 공명 주파수(위 곡선 그래프에서 검정색 peak)와  가장 낮은 커패시터의 자기 공명 주파수(SRF)가 같게 커패시터 값을 선정하는 것이 좋다. 그럴 경우 가장 낮은 거패시터 값은 대략 다음 식과 같다.

 <참고>
 디커플링 커패시터로 100nF를 많이 사용하는 이유:
 100nF 커패시터는 10~40MHz 정도의 공명주파수를 갖는다. 이 주파수는 1M~수백MHz 대역의 중심부에 위치하고 있어서 디커플링 커패시터로 사용하기에 딱 좋다. 1MHz 이하는 탄탈이나 전해 커패시터 같은 벌크류 커패시터로 커버를 하고 수백MHz 이상은 수nF 짜리 커패시터를 병행해서 커버할 수 있다.





 

 10 여년 전에, H반도체 회사에서 설계팀에 근무를 할 때, 소자팀의 요청으로 ESD 패드를 10종 그렸던 기억이 난다. 이유는 여러개의 ESD 회로를 만들어서 평가 한 다음 가장 특성이 좋은 패드를 앞으로 사용할 반도체 칩의 IO 패드로 사용하기 위함 이었다. 디자인 된 ESD 패드는 트랜지스터 특성(공정 특성) 파악을 위한 다른 회로들과 함께 한 웨이퍼에서 만들어 졌다. 웨이퍼를 만든 주 목적은 아마도 트랜지스터 특성 파악이었던 것으로 기억한다. ESD는 남는 공간을 활용하여 부수적으로 진행된 평가였다. 이런 것을 우리는 '일석이조'라고 부른다.

 PCB 디자인으로 이야기를 돌려서 생각해 보자.

 GHz 대역의 고속 디자인에서는 via의 형상은 신호에 큰 영향을 준다. 일반적으로 C 값을 줄이기 위해서 anti-pad를 크게하거나 via의 높이를 줄이는 back-drilling 등의 기법을 사용 한다. back-drilling을 한 디자인이 하지 않은 것 보다 좋겠지만 실제로 좋은지 혹은 얼마나 좋은지 평가를 해본 적이 있는가? 아마도 대부분 실제로 해보지는 않았을 것이다. 또 다른 예로, 아날로그와 디지털 혼재 보드에서 아날로그 영역을 해자(moat) 혹은 섬(island) 처리를 해서 보드를 만든다. 그런데 그렇게 하지 않은 보드와 비교를 해본적이 있는가? 비교 평가 자체는 그리 어려운 작업은 아니다. 그러나 많은 엔지니어나 디자이너들은 그런 시도를 해보지 않았을 것이다.
 

 디자인 단계가 양산단계가 아닌 개발 단계라면, 다른 경우에 대한 보드를 공짜로 제작해서 평가 할 수 있다.

 PCB 제작은 크게 디자인, 제작, 조립 이라고 하는 3단계를 거친다.  첫 단계에서 디자인된 보드는 거버라고 흔히 불리는 형태의 데이터 파일로 만들어 진다. 이 파일을 제조 회사에 보내면 패널라이징 이라 불리는 작업을 한 후에 보드를 제작하게 된다. 패널라이징에 대해서 간략히 설명하면 다음과 같다.
 일반적으로 PCB는 패널이라 불리는 큰 판에 만들어지게 된다. 패널의 크기는 30cm x 45cm 부터 한 변이 1m가 넘는 큰 패널까지 다양하다. 거버를 패널에 적당히 배치하여 한 패널에서 여러 장의 보드가 만들어지게 하는 것을 패널라이징이라 한다. 패널라이징 시에 보드와 보드의 간격, 가장 자리와의 간격, 배치 및 툴링을 위한 패널 홀 등이 추가 된다. 패널라이징 된 거버는 디자이너가 보낸 거버와 동일한 거버이다. 다만 크기가 패널 크기에 맞추어져 있으며 위에 언급한 몇 가지가 추가된다. 패널라이징을 하는 이유는 여러장의 보드를 한 판으로 만들어 원가를 줄이기 위함이다. 

 한 패널 내에서 동일한 보드가 여러장 나오든 각각을 다른 보드로 만들든 제조 원가는 거의 동일하다. 따라서 다르게 시도해 보고 싶었던 보드를 한 패널에서 여러장 만들 수 있으므로 추가 비용없이 보드를 만들어 평가를 할 수 있다.  사내에 디자인팀이 있다면, 혹은 자신이 디자이너라면 제조 회사에 패널라이징과 관련된 데이터를 달라고 하여, 사내에서 직접 패널라이징 된 거버를 만들어 제조업체에 주면 된다. PCB 디자인을 외주 처리하는 회사의 경우 디자인 회사와 제조 회사간에 co-work이 필요하다.
 

 자, 이제 덤으로 얻게 된 보드로 각 보드들이 어떻게 다른지 평가해 보자.

 단독으로 동작시 문제가 없던 장비가 다른 장비여 연동하여 동작시킬 때 문제를 일으키는 경우가 있다. 혹은 특정 장소에서 잘 동작하던 장비가 다른 장소로 이동 설치하여 동작시 문제를 일으키는 경우도 종종 있다. 왜그럴까?

 이런 문제 중 상당 부분은 Common Noise Noise와 관련이 있다. 먼저 case I의 경우를 보자. 2개의 장비가 독립적으로 동작을 하며 아무런 문제가 없는 경우이다. 그런데 case II와 같이 두 장비의 연동을 위해 케이블을 연결하는 경우를 생각해 보자. 아마도 케이블은 SI를 위하여 동축케이블 사용할 것이다. 저속 장비의 경우 리본 케이블을 사용할 수도 있을 것이다. 그런데, 이렇게 케이블을 연결하여 사용할 경우 우리는 a 노드와 b노드의 레벨이 같다는 가정을 하고 사용을 한다. 그러나 실제 환경에서는 a노드와 b노드가 다른 경우가 많다. 만약에 a노드가 b 노드보다 높다면 A장비에서 B 장비쪽으로 그림에서 보는 것과 같이 common mode current가 흐르게 된다. common mode current에 의해서 발생된 노이즈 전압 레벨이 장비의 신호 인터페이스 규격에 영향을 줄 정도가 되면 오 동작을 유발시킬 것이다.
 이것을 예방할 수 있는 방법으로는, Case III.a 처럼 장비 A와 장비 B가 같은 파워 콘센트를 사용하여 그라운드 레벨이 같도록 만드는 방법 있다. 이것은 마치 PCB 디자인에서 EMI를 줄이기 위해서 Star 구조의 single node ground 형태로 레이아웃하는 것과 이치가 똑같다. 다른 방법으로는 common mode current를 억제하기 위해서 장비와 장비를 잇는 케이블의 각 종단에 ferrite core를 사용하는 것이다. ferrite core를 사용하면 closed loop가 마치 open loop가 된듯 보여 common mode current가 억제된다. 

 이런 문제가 일반 소비자용 제품에서는 잘 나타나지 않는데 공장에서 사용하는 장비에서 나타나는 이유는, 공장 장비는 소비자 제품과 비교과 되지 않을 정도로 많은 전류를 소모하기 때문이다.
 

지터 (Jitter) 란?

디지털 신호가 시간 축에서 이상적으로 그것이 위치해야 할 자리에서 변한 것이 짧은 시간 동안 관측되는 것이다.

 power와 ground 판 사이의 거리가 가가울 경우 극성보다는 커패시터의 간격이 더 큰 요소로 작용을 한다. 즉 커패시터 간의 거리가 떨어져 있는 것이 붙어 있는 것보다 더 효과적이다. 그런데, 판 사이의 거리가 멀면 빽빽하게 배치된 경우에 교차 배치와 그렇지 않은 배치 사이에는 큰 차이가 발생하는 것을 알 수 있다. 여기서 우리가 알 수 있는 것은 인덕턴스에 가장 큰 영향을 주는 요소는 바로 판 사이의 간격이라는 것이다.

위 자료는 2011 IEEE EMC Conference 자료의 일부를 살짝 가공한 것이다.