PCBInside

옛날의 좋은 시절(단일 소자 와이어링 시대)

위 사진은 아주 옛날에 사용되던 아날로그 오실로스코프이다. 왼쪽에 검은색 CRT가 보이고, 원통형 진공관이 중간에 여러 개 보인다. 아래 사진은 위 오실로스크프 사진의 뒷 쪽에서 찍은 사진이다. 많은 배선들이 와이어로 복잡하게 이루어져 있다.

초기 PCB(진공관 어플리케이션)

위 그림은 1956년에 만들어진 Bendix G-15 컴퓨터이다. 그 안에는 아래와 같은 진공관을 사용한 PCB가 들어 있다.

어플리케이션 혁명(트랜지스터 시대)

왼쪽 그림은 단일 트랜지스터를 사용한 2층 기판으로 1MHz 클럭을 사용한 1956년 보드이고, 오른쪽은 10억개 이상의 트랜지스터를 가진 프로세서용으로 30층 기판을 사용하며 2 GHz 클럭으로 동작하는 2014년 제품이다.

IP 트래픽 역사 

IP 트래픽 증가가 회로 보드에 의미하는 바는?

위 사진에 보이는 공장처럼 보이는 큰 건물은 데이터 센터이다. 이 안에는 아래 그림처럼 보이는 서버들이 랙을 가득 채우고 있다.

각 블레이드 서버는 아래 그럼처럼 생겼고 다중회로 보드를 통해서 한달에 240 ExaBytes의 데이터가 지나간다. (참고: K > M > G > T > P > E)

현실에서 인터커넥션

인터커넥션은 위 TX와 RX 사이의 연결로 간단히 표현 되지만 현실에서는 아래와 같은 경로를 거치게 된다.

드라이버에서 내보내는 신호는 아래 그림 왼쪽 처럼 깨끗하지만 인터케넥터를 커쳐 리시버에 도착한 신호는 오른쪽과 같다.

무엇이 신호를 이렇게 degrade 시켰나? 이런 문제를 제거하려면 무엇을 해야 하나?

지터는 많은 스펙의 핵심이다

아래는 USB3.0의 버젯과 한계를 포함한 전기적 스펙의 한 부분이다.

Tj(Total Jitter)는 Rj(Random Jitter)와 Dj(Diterministic Jitter)를 합한 것으로 UI의 대략 2/3 정도이다. Tj의 구성을 보면 Rj가 대략 1/3이고 Dj가 대략 2/3 이다.

지터의 종류(지터는 eye의 수평 축을 닫게한다)

랜 덤 지터는 경계가 정해지지 않기 때문에 시간이 누적되면 지터 양은 계속 커지게 되며 우리가 어찌할 수 없는 지터이다. Dj는 바운드가 된다는(한계가 있다는) 점에서 랜덤하지 않은 지터를 위미한다. 바운드 되는 지터 중에서 데이터의 영향을 받는 지터를 DDJ라 하고 코릴레이션할 수 없는 지터를 BUJ라한다. BUJ 중에서 주기적으로 나타나는 지터를 PJ라 하며 클럭 소스와 관련된 지터일 것이다. 데이터 의존성 지터는 다시 듀티 사이클 왜곡에 따른 DCD와 데이터 패턴에 의존하는 ISI로 구분된다.

랜덤 지터는 항상 에러 비트를 유발한다.

위 그림은 eye diagram을 보여준다. 스트로브 포인트를 δT라고 할 때, 전이 신호가 δT 보다 늦게 도착하면 에러가 유발 된다. 아래 가우시안 본포도는 랜덤 지터를 보여주는데 δT 기준선 밖깥 부분에서 에러가 유발된다. 가우시안 분포에서 외곽 끝 부분은 무한히 커진다. Confidence interval은 2 * δT 이고 그 밖은 BER이다. BER 10^-12 목표에서 confidence interval은 14.069σ 이다.

듀얼 디랙(Dual Dirac) 모델

위와 같은 디터미니스틱 지터가 있을 때, 지터의 양쪽 끝 부분은 랜점 지터가 섞여서 가우시안 분포를 갖는다. 이것은 아래 처럼 Dj와 Rj의 더해진 성분으로 모델 될 수 있다.

위 모델은 두 양쪽 지터의 사이에 존재하는 지터가 없다는 면에서 실제 지터와  비교되 안되게 다르지만, 안쪽 지터는 비트 에러를 유발하는 기준 선 영향이 없기 때문에 문제되지 않는다. 문제는 꼬리 부분이다.

다루어야할 4개의 주요 디터미니스틱 문제(eye의 수직 축을 닫게한다)

손실 – 보드에서, 케이블에서
반사 – 모든 인터페이스 사이에서, 비아에서
노이즈(크로스톡) – 브도(리턴 플레인), 패지키, 커넥터/비아
모드 변환(디퍼런셜 채널) – 라우팅, 광파, 커넥터

위 4가지자 디터미니스틱 문제를 유발하는 주요 소스로 손실은 자재(물질)에 관한 것이나 나머지 3개는 디자인에 관한 것으로 여기서는 손실을 중심으로 vertical collapse를 살펴 본다.

짤은 상승 시간을 갖는 비트는 ISI가 없다

UI 에 비해서 짧은 상승 시간을 갖는 패턴은 ISI가 없다. 위 그림의 위는 많은 0 비트 후에 1비트가 오는 경우이고 아래는 많은 1비트 후에 1개의 0비트 그리고 이어서 1비트가 올 때이다. 두 개를 겹쳐 보면 0비트 구간이 정확이 같다. 좀대 확대 해서 보면

UI에 비해서 상승 시간이 짧으면 패턴의 영향을 받지 않는다. 인터커넥션의 감쇄가 적용된 후에도 이것은 여전히 유지 된다.

그러나, 인터커넥션의 감쇄는항상 주파수 의존적이라  ISI를 만들고 디터미니스틱 지터를 만든다.

주파수 의존적 손실 = 상승 시간 디그라데이션

상 단의 좌측 그림은 인터커넥트로 들어가기 전 신호이다. UI에 비해 짧은 상승 시간을 갖는다. 이 파형을 주파수 여역에서 보면 하단의 좌측 그림과 같다. 나이퀴스트 주파수 이하에서는 평단한 특성을 갖는데 이 부분은 데이터 전이 전 후의 평단한 부분이다. 나이퀴스트 주파수 이후 감쇄는 구간이 시간축에서 전이되는 짧은 구간이다. 인터커넥트의 주파수 특성은 하단 그림 중 가운데 있는 그림이다. 감쇄는 주파수에 비례해 처음부터 감쇄가 이루어지기 시작한다. 입력 파형과 인터케넉트의 주파수 특성을 겹쳐 보인 것이 상단 가운데 그림이다. 빨간색은 입력 파형이고 파란색은 인터케넉트이다. 인터커넥트는 고주파에서 더 많이 감쇄되는 것을 볼 수 있다. 입력 파혀이 인터커넥트를 지나 나오게 되면 하단 오른쪽 같은 주파수 특성 파형을 갖게 된다. 점선은 원래 입력 파이고 분홍색 선은 인터커넥트를 나온 신호이다. 이것을 시간 축에서 보면 상단 오른쪽 그림과 같다.

실제 세계: 상승 시간 디그라데이션은 ISI를 유발한다

짧은 상승 시간을 갖는 스텝 펄스가 인터커넥트를 나오면 상승 시간이 느려지게 된다. 이렇게 느려지는 상승 시간이 어떻게 eye vertical collapse를 만드는지 보자. 이제 스펩 펄스 대신에 SBR을 보자.

위 파형은 다량의 0비트 신호 후에 하나의 1비트를 반복하는 5 Gbps 신호이다. 인터커넥션에서 나오는 신호의 상승 시간은 UI에 비해서 길다. 그래서 1 UI가 끝날 때까지 상승을 마치지 못하고 다음 전이를 하게 된다. 이를 좀 더 자세히 관찰하면 다음 그림과 같다.

비 트 패턴은 1과 1 사의 다량의 0비트들의 수를 하나씩 줄여가면서 출력 파형을 관찰한 것이다. 연속된 1의 수가 많을 수록 더 많이 펄스 파형이 올라가게 된다. 그리고 이 이후 오는 0 비트에서의 시점에서 레벨을 살펴보면 0앞에 다량의 0이 있을 때 레벨이 가장 낮으며 다랴의 1일 있을수록 레벨은 높게 형성이 된다. 이것이 vertical collapse를 만드는 원인이다.

ISI 지터의 뿌리: 주파수 의존적 손실 > 상승 시간 디그라데이션 > 노이즈 & 지터

인 터커넥션이 없으면 즉 손실이 없으면 상승 시간 디그라데이션이 없고 패턴 의존성 문제는 발생하지 않는다. 그런데 20 인치 인터커넥트를 보면 “010” 패턴 전에 0 패턴인지 1 패턴인지에 따라서 레벨 문제와 지터가 발생하는 것을 볼 수 있다. 40 인치의 경우 지터가 훨씬 더 커진 것을 볼 수 있다. 즉 상승 시간 디그라데이션이 심할 수록 더 큰 디터미니스틱 지터가 발생한다. 이것은 우리가 해결해 할 문제다.

감쇄와 insertion loss

실제 인터커넥트에서, amplitude는 거리에 exponential하게 떨어진다.
자가 정규화된 포트를 가진 균일한 전송선에서, S21 = attenuation, S21[db]/d = α = 길이 당 감쇄

얼마큼 감쇄되면 너무 많은 것인가?

나이퀴스트에서 감쇄와 eye 다이어그램 사이의 관계는?

위 의 왼쪽 그림은 36인치 FR4보드에서 0.127mm 폭 패턴의 감쇄를 보여준다. 즉 S21 파라미터이다. 감쇄는 주파수에 선형적으로 증가함을 볼 수 있다. 이것을 시간 축에서 보면 오른쪽 그림과 같다. 상승 시간이 많이 디그라데이션 된 것을 볼 수 있다. 그러면 eye 모양은 어떨까 그것은 UI의 폭 에 달려 있다. 

나이퀴스트에서 감쇄와 eye diagram(다른 모든 것은 완벽하고 오직 손실만 collapse에 기여)

xx dB – 대역폭을 정의해서 감쇄가 xx dB 이하인 최고 주파수를을 알아 낸다.

2 Gbps 신호를 보면 손실의 영향이 거의 없다. 이 때의 나이퀴스트 주파수는 1GHz 이고 왼쪽 그래프를 읽으면 손실이 -4dB인 것을 알 수 있다. 4 Gbps에서 아이퀴스트 주파수는 2GHz이며 이 때 손실은 -8dB이다. Eye collapse가 다소 발생하지만 아직 다룰만 하다. 데이터 레이트가 7 Gbps가 되면 손실이 -12dB가 되고 eye가 거의 닫힌다. 9 Gbps가 되면 -16dB가 되고 eye가 완전히 닫힌 것을 볼 수 있다. 이퀄라이제이션 없이 사용하는 것은 불가능하다. 이퀄라이제이션 없이 사용할 수 있는 손실의 범위는 -8dB ~ -12dB 일 것이다.

이퀄라이제이션이 사용될 때 나이퀴스트에서 허용할 수 있는 감쇄는 얼마까지?

위 그림은 36인치 FR4 보드의 감쇄를 보여준다. 이퀄라이제이션 없이 사용할 수 있는 최대 속도는 1GHz(2Gbps)이다. CTLE only 이퀄라이제이션을 사용할 경우 2GHz(4Gbps)까지 사용할 수 있고 현재 가능한 최대의 이퀄라이제이션을 적용할 경우 -25dB가 현실 가능한 한계이며 이때 속도는 4GHz(8Gbps)이다.

100 ohm 채널에서 insertion loss에 대한 좋은 1차 모델

위 식에서 파란 부분은 conductor loss이고 빨간 부분은 dielectric loss이다. 이부분을 우리가 익숙한 값으로 풀어쓴 근사 값이 아래 검은색으로 표현한 부분이다.
예들 들어, FR4에서 5 mil 폭은 갖는 10Gbps(5GHz) 신호의 감쇄는 다음과 같다.
w = 5, Dk = 4.3, Df = 0.02 이므로 atten[dB/in] ~ (1/5)sqrt(5) + 2.3*5*0.02*sqrt(4.3)
= 0.44 + 0.48 = 0.92 dB/in
도체 손실과 유전체 손실이 비슷한 비율이다. 감쇄가 주파수에 선형이라고 한다면 감쇄는 대략 0.18 dB/in/GHz가 된다.

Megtron 6(저 손실 자재)를 사용하면?

w = 5, Dk = 3.6, Df = 0.002 이므로 atten[dB/in] ~ (1/5)sqrt(5) + 2.3*0.002*sqrt(3.6) = 0.44 + 0.044 = 0.5 dB/in
도체 손실은 동일하고 유전체 손실이 대폭 감소했다. Df 값이 1/10로 줄었기 때문이다. 여기서는 도체 손실이 주요 손실로 작용한다. 감쇄가 주파수에 선형이라고 한다면 감쇄는 대략 0.1dB/in/GHz가 된다.

대략적으로,
손실 채널에서, 감쇄는 0.2 dB/in/GHz
저손실 채널에서, 감쇄는 0.1 dB/in/GHz
이다.

30 인치 채널에서 FR4의 경우 나이퀴스트 주파수에서 S21 = -30 dB이고, Megtron 6의 경우 S21 = 15 dB이다.

이퀄라이제이션 사용 시 손실만을 고려한 궁극적 한계(다른 모든 것은 완벽)

위 식에서 나이퀴스트 주파수를 데이더 레이트로 바꾸고 길이를 반영한 감쇄 식을 구하면 다음과 같다.

감쇄 목표를 -25dB로 하고 길이를 구하면, 식은 다음과 같다.

w = 7 mil 인 FR4와 Megtron6 자재의 길이와 데이터 레이트 비교 표는 다음과 같다.

10 Gbps에서 FR4는 최대 30 인치까지 가능하고 Megtron6는 60 인치까지 가능하다. 30 인치에서 FR4는 10 Gbps이지만 Megtron6는 30 Gbps 정도까지 가능하다. 30 인치에서 40 Gbps는 아마 불가능할 것이다.

40 Gbps에 대한 대안

고려 사항: 비용/Gbps/m/channel, watt/Gbps/m/channel, weight/Gbps/m/channel

1. PAM 4, 8 – 낮은 데이터 레이트에 데이터를 이코딩해서 더 많은 정보를 담는다.

모든 RX 채널에 2-4 비트 실시간 스코프 기능을 구현하는 것과 같다.

2. 옵티컬 백플레인

40 Gbps x 100 meter에서 현재 비용대비 효과적이다.
1m? 다른 대안과 비교해 보아야

3. 케이블 백플레인

구리! 아직 죽지 않았어~

백플레인 인터커넥트 예

24 인치 FR4와 Megtron6 보드의 S21을 보면 Megtron6의 손실이 훨씬 적다. 그것은 Megtron6dml 유전체 손실이 FR4보다 작기 때문이다. 그러나 36 인치 코엑시얼 케이블 보다는 손실이 훨씬 큰데, 이유는 도체 손실이 코엑시얼 케이블보다 훨씬 크기 때문에다. 코엑시얼 케이블은 유전체 손실도 적지만 도체 손실도 매우 적다. 코엑시얼 케이블의 단면은 PCB 트래이스보다 훨씬 넓기 때문에 도체 손실이 매우 작다. 위 그림 좌하단에 2003년에 프로토타입으로 제작된 코엑시엘 백플레인이 보인다. 각 채널은 40Gbps를 감당할 수 있다.

40 Gbps 백플레인: 구리를 계속 사용한다면 케이블 백플레인

2013년에 주요 케넉터 공급 3사(FCI, MOLEX, TEC)를 조사해 본 결과 모도 케이블 백플레인 제품을 공급하고 있다.

케이블의 장점은 유전체 손실이 작고 도체의 둘레가 매우 크다(30 mil)는 점 이다.

Back to the future...

위 사진의 오른쪽은 1976년 크레이 수퍼 컴퓨터이다. 수직으로 된 회색 붉색 부분에 카드(보드)들이 꼽혀 있다. 컴퓨터 뒤면에서 보면 사진의 오른쪽과 같이 케입로 카드들이 연결된 것을 볼 수 있다. 이정도면 무게가 장난 아니다.

고속 커넥터시스템 디자인

커넥터 디자인

디자인 요소

  디자인 요소가 결과를 결정한다.
  전기적 요구 사항이 다음을 만족하는가?

신호 대 그라운드 비

  신호 대 그라운드 비는 크로스톡, 임피던스 제어, density, mode conversion 등의 주요 키 이다.

SI 저하 원인(source)

• 표면 실장 패드, 프레스핏 비아, 매이팅 인터페이스, 에지 카드 컨택 패드 등 인터페이스
• 리드 프레임 지오메티리 변환
• 메카니컬 특징
• PCB 물질, 스텁, 표면 roughness, weave, routing

전송선과 전송선 모드

Simple 전송선

• 도체 2개, 전송선 모드 1개

Complex 전송선 구조

• 도체가 다중 신호 또는 그라운드로 할당된다.

• 예: 도체 3개
  2개의 전통적 전성선 모드
  differential mode(의도 된 모드)와 common mode(의도 되지 않은 모드)

• 더 많은 도체는 일반적으로 원치않은 더 많은 모드를 만든다.
  2 그라운드(G1, G2)는 전송선 모드를 지원할 수 있다.
  가능한 한 간단한 전송선 구조를 유지하도록 노력한다.

해야할 것

타겟 정의:

• L과 C 디자인(slow speed serial links) → impedance와 prop dleay 디자인(faster links)

• 요즘 links는 시스템 혹은 채널 디자인 접근법이 요구된다. 이런 타입의 접근법은 링크 있는 부품(요소)의 성능을 기술하기 위해 s-parameter 모델을 사용한다. 궁극적으로 이것은 링크 자체를 eye opening과 BER(bit-error-rate)을 보면서 분석하는데 사용된다.

• 비아, 전송선, 런치 패드 등 모두가 커넥터와 상호작용하기 때문에, 이런 아이템은 같은 데이터 레이트에서 살펴 보아져야 한다. 이것들은 모두 커넥터 디자인과 상호작용해서 시스템 성능에 인터랙티브한 영향을 준다.

가장 중요한 것(항상 trade-off 관계에 있다):

• 임피던스 제어/크로스톡/손실 등은 대역폭,I/L, R/L, noise와 직접적인 관련이 있다.

• PCB 비아, routability, 전송선 길이 같은 외부 요소는 고속에서 커넥터 성능에 중요한 역할을 한다. 그래서 디자인 분석에서 배제될 수 없다.

간단히 말해, 모든 것이 중요하다.

지터와 지터 소스

• 이벤트의 예상 시간과 실제 사이의 차이는 시간 축에서 eye를 닫는다.

• 고속 어플리케이션은 long highly dispersive channel로 구성될 수 있다.
  - I/O’s : Connectors, Cabbles, PCB’s at both ends
  - Backplane: Connectors/vias, long PCB runs, 직각, 메저닌 구조

• 지터는 “dispersive” 채널 특성의 결과이다.
  - dispersive channel: 주파수 의존적 행동을 하는 채널
  - 주워진 s-parameter가 만들 dispersion의 양을 이해 하려면, 신호의 context와 그것과 관련된 대역폭과 인코딩(8B10B, 64-66)이 보여져야 한다.
  
  

기존 기술 차용

• 새로운 커넥터를 디자인 할 때, 기존의 디자인을 차용해서 디자인 골을 만족할 수 있다. 이것은 툴링/제조 비용을 절감해 준다.

• 예: VHDM 백플레인 제품은 현재 differential과 single ended system 어플리케이션에 모두 사용되고 있다. 더 빠른 differential 제품에 대한 시장 요구에 답하기 위해서, 이 기본 디자인을 변경해서 최대 differential 성능을 낸다.

새로운 기술 창조

• 때로는 기존 기술이 한계까지 가 있는 경우가 있다. 디자인 요구를 채우기 위해서 “clean paper” 디자인 접근이 종종 필요하다.

• 예: 시장은 매우 빠르고, 잘 균형맞고, 크로스톡이 적은 differential 커넥터를 원한다. 시장 요구에 따라서 고속 성능과 줄어든 노이즈 등을 갖도록 plated plastic을 활용한 새로운 제품이 개발되었다. 

고속 커넥터시스템 디자인

어디부터 어떻게 시작해야 하나?

Step 1. 고객과 시장의 요구에서 시작한다:

• 새로운 제품의 전기적 요구사항을 이해한다.
• 트레이드 옵스 가 있다면 무엇이고, 어떤 요구가 반드시 만족되어야 하는가
• 현재 제품의 성능어 어디이고 그 제품의 한계는 어디인지 잘 이해하고 있어야 한다.
• 디자인과 관련된 어떤 새로운 방법들을 리서치한다. 이것은 디자인은 물론 모델링/테스팅의 범위도 포함한다.
• 디자인 골에 도달하는 것을 막는 방해물을 해결한다.

  일반적 엄지 규칙:

• 주파수 디자인 골로 “Nyquist”를 사용한다.
• Insertion Loss 디자인 골
  잘 행동하고
  선형이고, ILD(Insertion Loss Deviation)를 본다.
• Return Loss
  최악 경우: 12dB
  권장: 15 dB ~ 20 dB
• Crosstalk
  Far-end(FEXT): 30dB isolation
  Near-end(NEXT): 40dB isolation
• Mode Conversion: 30 dB

예: 디자인 골은 16Gbps 커넥터 인터페이스를 만드는 것이다. 이 속도에서 lab 측정은 어렵고 테스트 픽스쳐에 사용되는 현재의 SMAs가 상당한 픽스쳐 손실 없이 이 속도를 달성할 수 없다는 것을 알아야 한다. 엔지니어는 원래 커넥터 디자인 골을 달성하기 위해서 SMA 보드 런치를 향상시키는 방법을 찾아야만 한다. 이 향상 없이 취득된 데이터는 상당한 에러를 가질 것이다.

Step 2. 첫 번째 mechanical/electrical 컨셉 모델을 만든다.

디자인의 첫 단계는 컨셉 모델을 만드는 것이다. 최종 제품은 처음 것처럼 보이지 않을 테지만 첫번째 pass model을 단든다. 기구적 분석과 동시에 impedance, crosstalk, prop delay 등과 관련된 2D/3D 전기적 분석을 수행한다.

Step 3. 팀 컨셉 디자인 리뷰

제품이 진공에서 만들어지지 않기 때문에 모든 기본 원칙이 가능한 한 빨리 컨셉 디자인에 넣는 것이 키 이다. 일단 초기 컨셉이 만들어지면, 몰드 엔지니어링, 스탬핑, 어셈블리 툴링, 플레이팅, 품질, 마케팅으로부터 리뷰와 피드백을 받는다. 기구/전자 엔지니어는 드로 보드로 돌아가 이 피드백을 기록한다. 이런 과정은 제품 디자인 사이클 동안 여러번 반복 된다.

Step 4. 최종 디자인

많은 반복 후에 제품 디자인이 완료된다. 엔지니어는 인-하우스 또는 표준 테스트 픽스쳐로 부터 취득덴 데이터를 사용해서 디자인과 원래 요구사항을 검증해야만 한다. 커넥터의 전기적 특성을 정확히 반영하는 최종 모델을 만들어야만 한다. 이렇게 검증된 모델은 미래의 고객에게 전에서 그들의 시스템 분석에 사용된다.

Step 5. 표준 산출물

• 3D 커넥터 필드 솔버 모델
• 커넥터 s-parameter 모델
• 모델 문서
• 커넥터 테스트 픽스쳐(TRL 구조, 레퍼런스 트레이스)
• 모델 validation test summary
• Routing recommendation
• PCB footprint symbols
• 추가 문서(전 세대 혹은 다른 솔루션과의 비교, 어플리케이션 표준과 성능 비교)
• 커스터머 샘플 키트

자세한 인터커넥트 디자인 케이스 스터디

많은 복잡한 디자인 질문을 정의하는데 도움을 주기 위해, 현재 하나의 제품이 어떻게 만들어지는지 간단하레 살펴 본다.

시장 요구:

  시장은 다음 요구사항을 따르는 커넥터를 원한다:

• 줄어든 커넥터 공진(Insertion Loss, Crosstalk)
• differential impedance control: 100 ± 10 ohms @ rise time of 25ps or slower
• crosstalk -40dB 이하
• 개선된 routing ease
• contact 당 0.5A를 다룰 수 있음
• 프레스핏 보드 부착 요구

현재 제품 성능

제품(stacked SFP+) 컨셉: 현재 제품(stacked zSFP+)을 개량, 다음 영역을 조사할 필요가 있다.

• 더 나은 SI 성능과 라우팅을 위해 footprint를 개선한다.
• 커플링을 이해사고 그것이 성능과 어떻게 관련 있는지 이해한다.
  Insertion Loss, Crosstalk, Impedance/Return Loss
• 시간이 모든 디자인 반복의 리뷰를 허용하지 않더라도,  디자인이 외 그런지 하는 주석을 단다
• 아래 보이는 최종 제품 디자인은 기구/전자 엔지니어의 합작이다.

Footprint:

• 모델 데이터
• footprint만 변경 – no ZXP common grounds
• ICN(10Gbps)이 9.5 에서 3.3mVrms로 줄어든다.

디자인 구조:

기본 SI 모델은 “pinned” 디자인 컨셉에서 빌려왔다. 2D 모델은 초기에 실행되어 사용된 Er에 대해서 plated plastic housing과 신호 핀 사이의 디멘전을 결정한다. 기구/전기 간의 약간의 트레이드 옵스는 pin과의 간격 대 물질 폭/두께, 물질 유전 상수 대 물질 금형 능력 등 이다. 2D 모델은 임피던스 성능과 크로스톡을 예측한다.

엔지니어 디자인 문제 기술

• 2D 컨셉은 근사이다.
• Differential pair가 고체 플라스틱으로 과금형 되면 상호 커플링이 너무 커서 임피던스를 낮게 떨어트린다.
• 커넥터는 un-mate 되야야만 한다. 그래서 인터페이스 영역에서 디자인에 전기적 복잡성을 추가한다.
• 기구 엔지니어는 쉬운 조립과 금형 때문에 고체 플라스틱을 원한다.

이런 효과들을 분석하기 위해서 full 3D 모델을 평가할 필요가 있다.

경험 디자인을 사용하는 디자인 접근법:

• 더 이해력 있는 접근으로 trial and error를 대체한다.
• 궁극적으로 솔브 될 모델의 수를 줄인다.
• 솔수션에 대한 확신 감을 높인다.

최종 커넥터 디자인:

최종 웨이퍼 디자인:

위 그림은 조립 위험을 최소화 하고 전기적 임피던스 성능을 최대화 하면서 최족 기구/전기간 최종 타협을 보여준다. 

최종 인터페이스 디자인:

인터페이스에서 어떤 capacitive stub 효과를 최소화 하기 위해 좋은 물리적 인터페이스를 유지하는 범위 내에서 기구적 빔은 가능한한 짧게 유지한다.

Via 고려 사항:

비아 스텁은 전반적 전기 성능에서 중요한 역할을 한다. 아래는 다른 스텁 길이를 갖는 비아들이다. 어떤 비아가 성능이 가장 좋을까? 이유는?

시간 영역 임피던스에서 비아 스텁의 효과(아래 그림)

주파수 영역에서 비아 스텁의 효과(아래 그림)

비아 스텁 효과 줄이기

• plane을 void하고 unused anti-pads를 제거하므로써 sutb의 Z를 증가시킨다.

• 추천하는 anti-pads

• planes를 void해서 stub의 Z를 증가시키는 것이 약간 도움을 준다.

Differential mode 비아 성능

• mixed-mode s-parameter를 사용해서 differential I/L을 계산한다.

고속 커넥터시스템 디자인

테스터 픽스쳐 디자인

디자인 검증:

• 디자인이 일단 만들어지면, 테스트 픽스쳐가 디자인 되고 만들어져 커넥터 성능을 검증한다. 많은 종류의 픽스쳐가 있지만, 우리 논할 것은 인터커넥트를 테스트하기 위해 디자인 되자인된 것이다. 시스템 레벨 테스팅은 다른 종류의 픽스쳐에서 실행될 필요가 있다.
• 테스트 보드가 데이터 정확도의 키 이기 때문에, 사용될 보드 물질의 전기적 성능을 이해하는 것은 중요하다. 모든 물질이 고속 측정에 적합한 것은 아니다.

PCB 물질:

• 주파수 vs. 손실
  - 1GHz 이하 대역폭
  copper 손실이 주요하다.
  Skin effect 손실은 주파수의 제곱근에 비례한다.
  - 1GHz 이상 대역폭
  유전 손실이 copper 손실을 압도한다.
  매우 높은 주파수에서 전류 crowding은 이떤 지오메트리에 영향을 줄 수 있다.
• 고주파에서 유전 물질의 성능은 큰 영향을 준다.

FR406 vs. Nelco 13SI

• 벤더와 규정 방법에 따라 표준 FR4 손실 탄젠트는 0.035에서 0.012의 범위를 갖는다.
  이것은 매우 큰 범위이다.
  규정은 종종 보증되지 않는다.
• Nelco 13SI는
  보증된 속성을 제공한다.
  손실 탄젠트가 0.009이다.
  40% 정도 더 비싸다

12인치 스트립라인에서 Insertion Loss 대 물질

R406 vs. Nelco 13SI 결론

• 2GHz 이하에서 손실 차이가 최소이다(< -0.083 dB/in)
• 2.5와 3.125 Gbps 데이터 레이트에서 최소 성능 향상
• 5와 10Gbps 데이터 레이트에서 성능 향상(>0.166 dB/in)을 볼 수 있다. 

최종 테스트 픽스쳐:

최종 픽스쳐는 6층 buried microstrip 디자인을 사용해서 만들어졌다. 테스트 대역폭을 확장하기 위해서 소유중인 SMA 런치가 사용되었다. 게다가 픽스쳐에 캘리브레이션 트레이스를 포함해서 픽스쳐 손실을 정의하고 전체 측정에 기여를한다.

디자인의 일부로서 모델링

모델링은 결정적이다:

• 디자인의 복잡성 때문에 모델링은 디자인 사이클에서 결정적이다.

• 많은 종류의 모델링 소프트웨어가 오늘날 존재하고 작게는 $5,000부터 $80,000에 구입할 수 있다.

• 고속 디자인을 위해, 지금 말한 것 같은 대한 full structure modeler는 3D로 맥스웰 방정식을 푼다.

• Ansoft HFSS와 CST Microwave 같은 전형적인 3D 모델 패키지는 오늘날의 어려운 고속 디자인을 다룰 수 있는 2개의 소프트웨이이다.

• 모델링에 관한 하나의 key fact: 모델은 그것이 어떻게 설정되었느냐에 따라서 바를 수도 혹은 바르지 않을 수도 있다.

• 기본 엔지니어링 원칙을 이해하고 적용하는 것을 대체할 수 있는 것은 없다.

디자인이 끝나고 데이터가 수집된 후에, 최종 제품이 디자인 골에 얼마나 가까운지 보기 위해 사후 검사가 수행된다.

출처: High-Speed System Design. Published by molex

SI(신호 무결성)은 디지털 디자인과 아날로그 회로 이론의 중간을 공부하는 분야이다. 그것은 링잉, 크로스톡, 그라운드 바운스, 전원 노이즈에 대한 것이다. 그것은 실제로 동작하는 디지털 하드웨어를 얼마나 빨리 만드는 가에 대한 것이 전부이다. 그것은 고속 디자인 문제에 대한 실질적이고 현실적인 솔루션에 대한 것이다.
SI는 알면 좋은 정도의 주제가 아니다. 그것은 모든 고속 디지털 제품의 바른 동작에 핵심 중 하나이다. 기본적인 SI 이슈에 대한 정확한 고려가 없으면 고속 제품은 벤치에서 동작에 실피할 것이고, 더 바쁜 것은 필드에서 신뢰를 잃게될 수 있다.
SI는 결정할 수 있고 예측가능한 연구 분야이다. SI 전문가는 대부분의 SI 문제가 쉽게 관찰된다는 사실을 자주 이용한다. 종종 좋은 시뮬레이셔션이나 좋은 연구실 데모가 특정 솔루션의 효능에 대해서 어떤 질문을 하지 않게 한다. 이것이 우리 SI 전문가가 우리 EMC 대응에 대한 자연적 모험을 즐기는 영역의 하나이다.
SI가 항상 문제는 아니다. 디지털 컴퓨팅의 항금기(1970-1990)에, 게이트는 전체적으로 매우 느리게 스위치 되었고 디지털 신호는 실제로 1과 0처럼 보였다. 신호 전파의 아날로그 모델링은 필요하지 않았다. 불행하게도, 그런 시절은 오래 전에 갔다. 오늘날의 속도는 고속 디자인의 간단하고 수동적인 요소 - 와이어, PCB, 커넥터, 칩 패키지 - 라 할지라도 전반적인 신호 지연의 상당 부분을 만들 수 있다. 더 나쁜 것은, 이런 요소가 글리치, 리셋, 로직 에러, 그리고 다른 문제를 유발할 수 있다. 동작 속도롤 더 올릴수록, 당신이 직면하는 이슈는 다음과 같다:

•    새로운 디자인에서 PCB 트래이스의 많은 부분이 터미네이터를 필요로 할 것이다. 터미네이터는 전송선에서 링잉과 오버슛을 제어하는 것을 도와 준다. 속도가 증가함에 따라, 더 많은 PCB 트래이스가 전송선 행동적인 면을 취하기 시작할 것이고 따라서 터미네이터가 필요할 것이다. 불행히도, 터미네이터는 모든 PCB의 소중한 공간을 차지하고 상당 량의 파워를 소모한다. 당신은 터미네이터가 필요한 곳에만 정확하게 배치하면서 터미네이터의 사용을 최적화 하고 싶을 것이다.
•    PCB 트래이스의 개별적인 정확한 지연이 더 중요해질 것이다. 이미, CAD 제조사들은 트래이스 길이를 매칭하고 적은 클락 스큐를 보증하는 데 유용한 기능을 포함하기 시작했다. 매우 고속에서, 이런 기능은 시스템 동작에 결정적이다. 당신은 많은 형태로 전파 지연에 대한 연구를 마스터하기 원할 것이다.
•    크로스톡은 많은 시스템을 괴롭힐 것이다. 시스템에서 클럭 레이트가 2 배가 될 때마다, 크로스톡의 강도는 2 배가 된다. 이런 효과는 어떤 시스템을 그들의 한계로 내 몬다. 증상의 일부는 데이터 의존 로직 에러, 갑작스런 시스템 충돌, nowhere로의 스프트웨어 브랜치, 불가능한 상태 전이, 설명할수 없는 인터럽트 등을 포함한다. (비용적인 이유 때문에) 당신은 레이아웃을 줄이고 싶어할 것이다. 그러나 결정적 신호에 대한 크로스톡의 완화가 없을 수 있다.
•    그라운드 바운스와 파워 공급 노이즈가 끓어 넘칠 것이다. 다량의 병렬 버스 구조에서 믿을수 없는 레이트로 스위칭하는 고 전력 드라이버들은 파워 시스템이 녹아내리는 확실한 공식이다. 물론, 더 많은 파워와 그라운드 핀 그리고 더 많은 바이패스 커패시트를 추가하는 것은 도움이 될 것이지만, 한계는 어디인가? 이런 일은 자유롭지 않는가? 당은은 최소 비용으로 글리치 없는 동작을 보증하기 원한다.

SI는 빠르게 성장하는 분야이다. 그것을 배우고 연습하는데 정도는 없다. 제일 중요한 것은 당신의 SI, EMC, 그리고 제조 비용 목표의 적절한 균형에 큰 관심을 유지하는 것이다. 약간의 공식 교육을 받고, 꾸준히 새로운 툴에 관심을 유지하고, 경쟁자가 하는 것이 무엇인지 알기 위해서 다른 사람들의 제품 많이 분해해 보아라. 보상은 쉽게 이해된다: 더 좋은 시스템 레벨 성능, 더 신뢰성 있는 제품, 그리고 전반적 비용 감소. 더 질문할 사람?

원문: https://www.sigcon.com/consulting/integrity.htm

나는 최근에 시애틀 지역에 있는 IEEE EMC 소사이어티 미팅에 들린 적이 있다. 그곳은 내가 평소에 자주 들리는 곳은 아니지만 나 같은 디지털 피플들이 EMC에 대해서 일반적으로 배우는 것으로서 또한 많은 무료 조언을 수집할 수 있는 값싼 방법으로서 그곳을 추천한다.
아무튼, 가솔린 펌프에서 정전기 쉴드에 필요 것에 대한 빌 리테너의 매력적인 강의 후에, 우리는 주의를 순수 디지털 배경을 가진 사람들에게 어떻게 EMC 개념을 잘 가르칠수 있는가로 돌렸다. 이 논의와 많은 생각 후에, 나는 마침내 왜 많은 디지털 엔지니어들이 EMC 문제를 다루는데 어려운 시간을 보내는지 기본적인 이유를 알게 되었다. 아날로그 세계의 어떤 의견과 반대로 그들이 바보이기 때문이 아니다(그것과는 멀다). 그것은 차라리 그들이 학교에서 했었어야만 할 것을 충분히 공부하지 않았기 때문이다. 개인 엔지니어가 해야할 것은 실제로 매우 적다. EMC와 관련된 현재 어려움의 잠재된 원인은 태도의 문제이다. 디지털 엔지니어들은 EMC를 믿지 않는다. 이런 불행한 상황은 후술하는 환경들이 합쳐져 초래 되었다. 우리의 교육 기관, 우리의 장비 공급 업체, 집적 회로, 그리고 시뮬레이션 툴, 엔지니어링 메니지먼트에서 일부의 부진 등 모두 책임의 일부를 공유한다.
어떤 해를 입힐 의도 없이, 우리의 교육 기관, 공급 업체, 매니저 등은 새로운 디지털 디자이너가 어떤 레벨에서든 EMC를 이해하는데 그리고 실제로 그것의 존재를 믿는 것을 막는 5 개의 큰 오해를 전파했다. 학교를 나오는 새로운 디지털 엔지니에게 EMC는 잘해야 신화이다.
이 5 개의 오해를 잘 이해 할수록 많은 디지털 엔지니어의 관점을 더 잘 이해하고 그들이 불가피하게 직면할 EMC의 어려움을 극복할 수 있게 도와줄 수 있다.

1.  디지털 엔지니어는 루프 전류 흐름을 믿지 않는다.
디지털 스키메틱을 보라. 게이트에서 게이트로 디지털 신호를 전송하는 로직 네트를 생각하라. 우리는 이 신호들이 전자 전류의 형태로 전파된다는 것과 이런 전류는 항상 루프에서 흐른다는 것을 알고 있다. 그러나, 스키메틱에서, 리턴 신호 전류에 대한 경로는 보이지 않는다.
많은 디지털 엔지니어는 리턴 경로가 관계 없다고 믿는다. 결국 그들은 로직 드라이버가 전압 소스로 행동하고 입력이 전압 리시버로 행동한다면 왜 전류에 대해 걱정하는가 하고 이유를 댄다. 이 큰 오해는 우선적으로 전압 모드 프로브를 마케팅하는 오실로스코프와 로직 어날라이저의 제조사에 의해 강화된다. 개별 BGA 볼로 흐르는 전류를 볼 수 있는 충분히 작고 좋은 전류 센싱 프로브가 있다면, 많은 엔지니어에게 전류 세계의 흐름은 갑자기 단순한 이론적 개념이 아니라 "실제"가 될 것이다.
예들 들어, 당신이 커먼 모드 케이블 방사 문제를 가진 디지털 엔지니어와 함께 일해야 한다면, 먼저 그 엔지니어가 전류가 실제로 루프로 흐르는 것을 실제 이해했는지부터 확실이해야 한다.

2. 디지털 엔지니어는 자기장을 믿지 않는다.
나는 이 오해가 전기장과 그에 대비되는 자기장에 대한 불균형한 포커스를 가진 우리의 교육 시스템 때문에 생겼다고 생각한다. 이것은 매우 높은 임피던스 회로 특성을 가진 진공관 시대의 유물이다. 예들 들어, 진공관의 전극 회로는 100,000 ohms 정도의 임피던스를 갖는데 이것은 자유 공간의 임피던스 377 ohms 보다 훨씬 높다. 따라서, 전극 회로를 감싸는 대부분의 near-field 에니지는 전기장 또는 커패시티브 효과를 포함한다.
오늘날의 고속 디지털 시스템은 대략 50 ohms의 낮은 임피던스 회로를 갖는다. 자유 공간 임피던스 377 ohms보다 훨씬 낮다. 디지털 회로를 감싸는 대부분의 near-field 에너지는 전기가 아닌 자기장이다.  따라서, 대부분의 크로스톡, 그라운드 바운스, 고속 디지털 시스템에서 간섭 문제 등은 전류의 루프, 자기장, 그리고 인덕턴스를 포함한다.
EMC 세상에서, 디지털 보드를 감싸는 near-field 에너지는 대부분 자기라는 것은 상식이다. 디지털 피플은 그것에 대해서 모른다.

3. 디지털 엔지니어는 게이트가 differential amplifier라는 것을 믿지 않는다.
전형적인 제품 데이터시트에서 입력 전압 감도는 절대 전압의 단위로 표시된다. 입력 핀의 전압과 그것의 지정된 기준 핀에 나타는 전압 - 그것이 어떤 값이든 - 사이의 차이에만 게이트가 반응하는지에 대해서 분명하게 기술되지 않는다. 또한 어떤 것이 지정 기준 핀인지에 대해서 분명히 하는 사람은 없다. (TTL에 대해서는 가장 negative한 파워 레일이고, ECL에 해대서는 가장 positive한 것이다)
이런 불분명한 것이 많은 엔지니어가 게이트는 "절대 제로" 전압을 센스한다고 생각하게 이끈다. 이것은 마치 칩으로부터 어떤 매직 와이어가 나와서 "진짜" 그라운드 레페런스 포턴셀을 픽업하는 지구의 중심으로 연결하는 것처럼 생각하게 한다. 결과적으로, 시스템 안의 두 포인트에서 그라운드 전압이 같지 않을 때 발생하는 어려움을 엔지니어가 이해하는데 실패한다.
이것은 디지털 스펙(혹은 측정)이 우리에게 살짝 부족한 경우이다. 물론 어떤 공급 업체도 그들의 칩이 그라운드 쉬프트 되도록 허락하고 싶지 않을 것이다. 그래서 우리는 그들이 이것에 대한 이야기를 더 하는 것에 대해서는 기대할 수 없다. 반면에, 우리는 칩 간에 큰 그라운드 쉬프트를 허용하는 그런 시스템 아키텍처는 오동작하기 쉽고 더해서 많은 양의 EMI를 만들고 ESD와 다른 면역 문제에 쉽게 빠질수 있음을 이해할 필요가 있다. 이것은 심각한 일이다.
당신은 대부분의 경험없는 디지털 디자이너가 그들의 시스템에서 다른 그라운드 포텐셜의 존재, 성능에 영향을 주거나 그라운드 쉬프트를 만드는 매커니즘에 대해서 생각하는데 거의 시간을 쓰지 않는 것을 발견할 것이다.

4. 디지털 엔지니어는 전자기파를 믿지 않는다.
전기오븐이나 텔레비젼 같은 분명한 전자기장의 예에도 불구하고, 많은 디지털 엔지니어는 이런 효과가 디지털 시스템 안에서 발행한다는 것을 믿지 않는다. 이런 믿음의 뿌리는 wave가 spice에 없기 것에 있다. 우리는 회로 디자이너 전 세대가 spice 기반 소프트웨어 시뮬레이션이 실제 조건 하에서 실제 회로 동작의 표현이라고 믿도록 교육해왔다. 우리는 그들이 그것의 한계를 이해하도록 교육하는데 부실했다. 디지털 디자이너 마인드에서, spice는 전자기장을 하지 않는다. 따라서 그것은 존재하지 않거나 문제되지 않는다.
나는 시뮬레이션을 트집잡으려는 것이 아니다. 그것은 분명히 그것의 자리가 있다. 일반적으로, 당신이 모델링하는 것이 무엇인지 당신이 알고 있다면 시뮬레이션은 놀라운 일을 할 수 있다. 반면에, 당신이 EMC 같은 일을 한다면 시뮬레이션의 이익은 잘못 전달된다. EMC에 대해서 전체 문제가 되는 곳은 어떤 효과가 가장 문제가 되지는 우리가 알기 어려운 곳이다. 즉 시뮬레이션지 작동하지 않는 곳이다. 사무엘 클레멘스(마트 트웨인)의 물별의 말 "오는 재앙은 우리가 준비 했던 것이 절대 아니다"

5. 디지털 엔지니어는 EMC의 이해가 그들의 경력을 앞서게 한다는 것을 믿지 않는다.
이것은 매니지먼트 문제이다. 그것이 어떻게 달성되는지 보는 것은 쉽다.
조가 최고 수준의 제품 디자이너이고 디지털 전문가라고 상상하자. 그는 그의 최근 제품이 한번에 FCC와 EC 규정을 통과하므로써 그의 EMC 통찰력을 보여주었다. 그는 천재다!
그 다음에 무엇이 벌어질지 매우 예측가능하다. 조의 디자인 경력은 올라간다. 그는 더 이상 그 회사에서 다른 프로세서를 디자인하지 않을 것이다. 대신 그는 프레드 제품의 EMC 문제를 디버그하라고 요청받을 것이다. 그리고 밥의 것, 그 다음 다른 모든 종류. 그는 효과적으로 테스트 범위를 줄여나가고, 그의 EMC 경험을 계속해서 반복한다. 그 동안 다른 사람들은 그들의 날림 프로세서 보드가 "기능"하도록 하는 보상을 수확한다.
오늘날의 비즈니스 세계에서, 전형적인 디지털 엔지니어는 제조에 대한 토탈 준비보다는 단순한 디지털 기능에 대해서만 보상을 받는다.

결론
나는 주변의 이런 상황을 우리가 돌릴 수 있다고 생각한다. 나는 우리의 EMC 전문가, 우리의 신호 무결성 전문가, 그리고 우리 대학의 영리한 연구자가 이런 5 개의 큰 오해를 푸는데 도움을 주고 다가오는 수십년에 우리가 마주할 EMC 여려움에 대한 어떤 실제적인 해결을 우리가 만드는 데 도움을 줄거라고 생각하다. 우리가 해낸다면 컴퓨터 산업의 미래에 큰 변화를 만들거라고 생각한다.
마지막으로, 지역 EMC 소사이어티 미팅에서 좀 더 많은 디지털 친구들을 보게 되길 희밍한다. 그 여행은 가치가 있었다.

출처: IEEE EMC Society Newletter, 1998.3. by Dr. Howard Johnson

많은 디지털 시스템이 시스템 클락과 관련된 주파수에서 과도한 파워 노이즈로 고통을 받는다. 아래 그림 같은 직렬 공진 회로가 파워와 그라운드 플레인 사이에 연결되어 그런 노이즈를 감소시킬 수 있을까? 대답은 그렇다 이다. 그러나 일어날 것 같지 않은 다음 조건을 회로가 만족해야만 한다.

이 네트워크의 임피던스는 공명 주파수에서 그것의 가장 작은 값을 얻는다.

먼저, 시스템 클락 주파수는 고정된 채로 있어야 한다. 크리스털로 제어되지 않는 클락 시스템에서 클락 주파수는 ±30% 이상 오락가락 할 수 있다. 저 전력 시스템은 종종 클락을 느리게 해서 아이들(idle) 때에 파워를 줄인다. 고 성능 시스템은 때때로 성능을 얻기 위해서 속도를 가변시킨다. 진단 테스트에서, 시스템 클락을 느리게 해서 어떤 타이밍 관련 실패를 드러낼 수 있다. 정확한 노이즈 주파수로 조심스럽게 튜닝 된 노이즈 완화 전략을 채용한 전원 공급기는 이런 조건에서 잘 작동할 수 없다.

직렬 공진 회로의 매력적인 점은 그것이 작은 커패시터 값을 사용하도록 허용하는 것이다. 적절한 인덕턴스와 레지스턴스 값과 커패시터가 매치되게 해서 직렬 공진 효과를 만들 필요가 있다. 불행히, 커패시터가 작을수록, 회로는 더 정교해져야 한다.

예들 들어, 일반적인 값의 1/5의 커패시터는 ±10% 오차를 가진 커패시터와 인덕터 부품을 필요로 한다. 일반적인 값의 1/10의 커패시터는 ±5%의 오차를 필요로 한다. 등등. 그런 타이트한 오차를 가진 고주파 인덕터를 구현하는 것은 어렵다. 고정된 레이아웃 인덕턴스를 생각하고 원하는 위치에 직렬 공진 포인트를 놓기 위해 작은 커패시턴스 값을 계획했다면, 같은 어려움에 직면할 것이다. 커패시턴스와 인덕턴스의 정확한 값을 쉽게 제어할 수 없다.

다음 조건으로, 클락은 연속적으로 중단이나 갭 없이 반복되어 플레이 되어야 한다. 클락이 멈추면, 공진 회로는 돌면서 통제 불능으로 빠져서 완화하려고 한 문제만큼 나쁜 교란을 만들 것이다. 클락이 다시 시작할 때 공진 회로는 따라 잡는데 몇 클락이 필요할 것이다. 이 기간은 이득이 없다. 공진 회로는 연속적인 자극에만 유용하다. 랜덤 데이터 이벤트로부터 노이즈를 예방하는 것은 영향이 없다.

보호 되어야 할 어떤 장치의 한 파장의 작은 파편 내에 직렬 공진 회로가 놓이게 해야만 한다. 그 제한된 반경 내에서 파워와 그라운드 플레인의 스프레딩 인덕턴스가 공진 회로의 유효 직렬 인덕턴스를 바꾼다. 결론적으로, 공진 회로의 정확한 자리는 매우 중요한 문제다. 따라서 완전한 재 디자인 없이 레이아웃을 대체할 수 없다. 더 나쁜 것은, 한 위치에서 발산하는 클락 노이즈에 대해 상당한 감쇠를 제공하는 공진 요소가 다른 소스로부터의 노이즈에는 이익을 제공하지 않거나 심지어 노이즈를 키울 수 있다.

마지막으로, 공진 회로는 단지 하나의 주파수에서만 노이즈를 감쇠시킨다는 것을 기억하라.  그것은 클락 레이트의 다른 하모닉에서 효과가 없거나 아주 작다. FM이나 AM 라디오 같은 싸인파 기반 시스템에서, 공진 파워 공급 부품은 진짜로 놀라운 이익을 제공할 수 있다.

다양한 클럭 스피드가 시작과 멈춤을 하고 한 버전에서 다음으로 갈 때 레이아웃이 계속 변하는 디지털 시스템에서, 공진 파워 공급 필터 부품의 사용은 KISS(Keep It Simple, Stupid) 테스트를 통과하지 못한다. 디지털 파워 시스템은 크고, 간단하며, 공진 없는 바이패스 커패시터를 많이 사용하는 것이 낫다.

출처: EDN magazine, 2012.3.1, by Howard Johnson.

참고: KISS 원칙

KISS는 “Keep it simple, stupid”의 약자로 1960년에 미 해군에서 주장한 디자인 원칙이다. KISS 원칙은 대부분의 시스템이 그것이 복잡하게 만들어지는 것보다 간단함을 유지해야만 더 잘 작동한다는 것을 말한다. 따라서 간단함이 디자인에서 주요 목표가 되어야 하고 불필요한 복잡함은 피해야만 한다. 변형된 문구로 “Keep it short and simple”과 “keep it simple and straightforward”가 있다.

이 말은 로키드 스컹크 웍스 – U2, SR-71 블랙버드 등을 제작 - 에서 엔지니어를 리드한 켈리 존슨이 반복적으로 사용하면서 유명해졌다. 이 말이 엔지니어가 바보라는 말은 아니다. 오히려 반대이다. 이 원칙은 디자인 엔지니어 팀을 다루는 존슨의 이야기에서 잘 예시된다. 도구가 빈약한 전투 조건 하에서 평범한 메카닉에 의해서 수리될 수 있도록 제트 항공기가 디자인 되어야만 하는 것은 도전이다. 따라서 “stupid”는 디자인(혹은 수리 작업)을 쪼개는 방식과 그것을 수리할 수 있는 지식 사이의 관계를 가리킨다. 이 약어는 미 공군과 소프트웨어 개발 분야에서 많이 사용된다.

모든 스코프 프로브는 부착(extranous) 노이즈를 픽업 한다. 그 노이즈의 일부는 자체로 발생되고 다른 일부는 테스트 중인 시스템에 의해서 발생된다. 노이즈 있는 신호를 바라볼 때, 신호의 어떤 부분이 "실제"이고 어떤 부분이 노이즈와 상호 간섭에서 유도된 것인지 어떻게 말할 수 있는가? 단 하나의 방법이 있다. 그리고 그 방법은 그것을 포용하면 노이즈, 그라운딩, 디지털 시스템의 본성에 대한 놀라운 통찰로 인도한다.
노이즈와 상호 간섭을 직접적으로 측정하는 유일한 방법은 nothing(아무것도 없는 것) 측정을 시도를 하는 것이다. 실제 신호를 측정하는 것처럼 프로브를 위치하고 그라운드하고 그라운드 주변의 어떤 곳을 프로브의 팁으로 터치한다. 이 구성은 널 실험이라고 부른다. 이상적으로, 널은 0(zero, zip, nada, 또는 naught)을 볼 것이다.
실제로 관찰하는 것은 noise floor - 모두 중첩된 상호 간섭 노이즈 소스들 - 이다. 수직 평균과 트리거 회로 조합의 창조적 사용이 종종 거품의 바다 깊이 묻혀있는 작은 노이즈 효과를 떼어내어 특정한 관찰로 이끌 수 있다. 당신은 nothing 측정하는 것을 잘 다루는 것을 배울 수 있다.
이론적으로, 당신의 널 실험에서 프로브가 픽업하는 노이즈가 무엇이든 실제 신호에 그 노이즈가 중첩되어 나타날 것이다. 2개 의 주요한 소스가 당신이 보게되는 노이즈를 유발한다. 하나는 디지털 로직 그라운드와 스코프의 전기적 포텐셜 사이에 차이에 기인한 프로브 쉴드에 흐르는 전류이고, 둘째는 DUT와 프로브 또는 프로브 와이어링을 둘러싼 전자기장 사이의 상호작용이다.
전자(former) 소스가 얼마나 많은 노이즈를 만드는지 결정하기 위해서, 프로브가 그 자신의 그라운드를 연결한 채로 프로브와 프로브 그라운드는 DUT에서 완전히 떨어지게 한다. 그렇지 않으면 프로브 토폴로지를 널 실험과 유사하게 유지한다. 이 절차는 프로브 쉴드 전류를 제거해서 전자기장 픽업만 남게 한다.
프로브 쉴드 전류가 심각한 문제이면, 다리 하나는 신호에 다른 하나는 디지털 로직 그라운드에 한 채로 디퍼런셜 프로브를 시도한다. 디퍼런셜 프로브의 두 입력은 높은 임피던스를 갖기 때문에 - single-ended 프로브의 그라운드 연결 임피던스 보다 훨씬 높은 - 이 구성에서 매우 작은 쉴드 전류가 흐를 것이다.
후자 소스에 대해서, 먼저 그 노이즈가 DUT에서 나오는지 방의 어딘가에서 나오는지 결정한다. 프로브를 그 자산의 그라운드와 연결한 채 그러나 여전히 DUT로부터 연결되지 않은채 프로브를 들고 주변을 돈다. 프로브를 원인을 찾는 전자기장 탐지기로 사용한다. 때때로 형광등이나 다른 회로가 이런 구성에서 노이즈를 유도한다. 그렇다면 그것을 끈다.
전자기장 노이즈가 DUT로부터 오면, 스코프 프로브와 시스템 사이의 그라운드 연결 길이를 체크한다. 신호 소스로부터 프로브까지 그리고 뒤 돌아 프로브의 그라운드 연결까지 루프를 작게할수록 프로브가 수신하는 노이즈는 적다. 루프의 사이즈를 줄이면 널 실험 결과는 향상될 것이다.

EDN magazine, 2013.4.11. by Dr. Howawrd Johnson.