PCBInside

2 port network에서 z11은 1번 포트의 임피던스다. 그러나 그것은 2번 포트가 open 되었을 때의 조건 하에서 값이다. 따라서 2번 포트 부하 조건이 변경되면, 1번 포트에서 보이는 임피더스는 z11이 아닌 다른 값으로 변하게 된다. 여기서는 2번 포트가 short된 경우를 생각해 보자.

먼저, 일반적인 Z 파라미터의 식은 다음과 같다.

v1 = z11 * i1 + z12 * i2             (1)

v2 = z21 * i1 + z22 * i2

출력 포트(port2)가 short 조건이면 v2 = 0 이 된다. 따라서 식을 다시 쓰면,

v1 = z11 * i1 + z12 * i2             (2)

0  = z21 * i1 + z22 * i2             (3)

처럼 되고, (3)을 다시 쓰면

i2 = - (z21/z22) * i1     (4)

(4)를 (2)에 대입하면

v1 = (z11 - (z12 * z21 / z22)) * i1     (5)

따라서, 입력 포트에서 바라본 임피던스는

v1/i1 = z11 - (z12 * z21 / z22)

일반적으로 2 port network에서 입력 임피던스는 z11이 아니다. load나 source의 impedance가 변하면 network의 z parameter는 변하지 않지만, 입력과 출력 임피던스는 변한다.

위 그림은 Dominant Pole 보상된 Low Pass 필터의 response이다. 이때, RDP = (L/(2C))^0.5 일 때 가장 평평한 butterworth 필터가 구현된다. 

필터에서 dominant pole capacitor 값이 줄어들면 다음과 같은 영향이 발생한다.

• 비율(CDP/C)이 감소함에 따라서 peak가 증가한다.

• 최적의 댐핑 저항이 커진다.

• 댐핑 저항 값 매치에 대한 peaking 감도가 증가한다.

• 부하에서 바라본 peak 필터 임피던스가 증가한다.

• 주요 Fco에서 부품 공차에 의한 최악의 insertion loss가 -3dB부터 줄어든다.

다음 테이블은 최적화된 dominant pole 필터에 대한 common coefficients를 보여준다.

예)  dominant pole 필터에서, 페라이트 비드의 저주파 인덕턴스가 1.2 uH 일 때, Fco는 100kHz이며 pass-band에서 이득 +4dB 이하를 만족해야 하는 필터를 만들어 보자.

  4dB 이하이어야 하므로 3dB 정도의 이득을 보이는 X5 도미넌트 폴을 사용하면,

  Fco = Fco/1.27 = 78.74 kHz

  C >= 1/(1.2uH*(2*3.14*78.74kHz)^2)

     >= 3.4uF

  C는 흔히 사용되는 4.7 uF를 선택한다.

  CDP = 4.7 * 5 = 23.5 uF

  CDP는 22 uF가 적당하다. 최악의 경우 peaking은 1.42X(3dB)보다 다소 높을 수 있다.

  RDP = 1.3*(1.2uH/(2*4.7uF))^0.5 = 0.46 ohm

  RDP는 0.5 ohm 이 적당하다.

  인덕터 마진 +/-20%와 커패시터 마진 +/-10%를 고려하면 디자인 요구사항은 다음과 같다.

노이즈 고립 내지 억제 목적으로 페라이트 비드(ferreite bead)가 널리 사용되고 있다. 비드는 강력하고 싸지만, 원칙없이 사용되어 성능에 해를 주는 경우가 종종 있다. bead를 사용하기에 앞서 사용하려고 하는 bead가 어떤 특성을 갖고 있는지 이해하고 있어야 한다.

페라이트 비드를 사용한 PDN 필터를 만들 때 중요한 파라미터:

• stop band 주파수 범위

• stop band attenuation

• 부하 쪽에서 바라 본 PDN impedance

• 비드와 바이패스 네트워크 사이에 형성되는 어떠한 peak에 대한 resonance damping

필터의 insertion response(S21)에서 cut-off(Fco) 주파수는 일반적으로 비드 L-R 전이 주파수보다 낮게 형성이 된다. 그럴 경우 상당한 peak가 발생할 수 있다. 다음 조건이 모두 만족되면 Fco 근처에서 필터는 상당한 insertion gain을 갖는다.

• 소스 임피던스가 필터 임피던스((L/C)^0.5)의 2배보다 훨씬 작은 경우

• 부하 임피던스가 필터 임피던스((L/C)^0.5)의 절반보다 훨씬 큰 경우

• Fco가 L-R 전이 아래서 발생한 경우. 즉 jwL >> RAC

• 필터 커패시터의 ESR이 필터 특성 임피던스((L/C)^0.5)의 2배보다 훨씬 작은 경우

노이즈 고립 내지 억제 목적으로 페라이트 비드(ferreite bead)가 널리 사용되고 있다. 비드는 강력하고 싸지만, 원칙없이 사용되어 성능에 해를 주는 경우가 종종 있다. bead를 사용하기에 앞서 사용하려고 하는 bead가 어떤 특성을 갖고 있는지 이해하고 있어야 한다.

Bead는 저주파에서 매우 낮은 손실을 보이는 high Q 인덕터(inductor)처럼 보인다. low ESR 커패시터(capacitor)와 연결되면 수십 MHz까지 high Q 필터 네트워크를 형성한다. 중간 주파 대역(수십 MHz 부터 1GHz 이상 정도까지)에서는 에디 전류와 히스테리시스 손실이 비드의 임피던스(impedance)를 주관한다. 이 주파수 번위에서 비드는 분명히 resistive하게 보인다. 이 resistive한 특성이 비드를 수십년 동안 EMC 분야에서 가치를 갖게한 요소이다. 저 손실 요소들은 노이즈 에너지를 반사하지만 비드는 열로서 노이즈 에너지를 흡수한다. 충분히 높은 주파수에서 비드는 구조체가 갖고 있는 커패시턴스가 주관하게 된다. 그 커패시턴스는 흡수하는 것 보다 많은 노이즈 에너지를 커플한다. 즉 비드는 작은 커플링 커패시터로 동작한다.

페리이트 비드 제조 업체는 위에 설명한 비드의 특성을 S-parameter 데이터 호근 ZRX 커브 형식의 정보로 제공한다. 파워 필터링 어플리케이션에서는 ZRX 커브가 좀 더 직관적이고 유용한포맷이다.

아래 그림은 ZRX 커브의 한 예이다.

위 곡선을 보면, 비드는 10MHz 이하에서의 응답은 inductive하다. 가상적으로 Z와 X는 등가다. 이 구간에서 비드는 very high Q inductor이다. 대략 28MHz부터 peak인 150MHz 까지 net reactance는 0이 되고 임피던스는 완전히 resistive 하다. 150MHz부터 900MHz까지 비드는 capacitive admittance하게 된다. 위 곡선의 특성을 갖는 등가회로를 만든 것이 아래 그림이다.

위 그림은 페라이트 비드의 등가 모델로 L, RAC, CPAR 계수는 ZRX 곡선에서 얻을 수 있다. 반면 RDC는 데이터시트나 측정으로 얻어야 한다. L은 Z와 X가 분리되는 근처의 주파수에서 L = Z/jw로 알아낼 수 있고, RAC는 peak impedance를 바로 읽으면 된다.  CPAR는 peak impedance보다 훨씬 큰 주파수에서 병렬 어드미턴스를 풀어서 얻을 수 있다(CPAR = 1/(Zjw)).

내용 및 그림 출처: DessignCon 2011, PDN Application of Ferrite Bead

2 port network에서 s11은 1 번 포트의 반사 계수이다. 그러나 그것은 2번 포트가 reference impedance(주로 50 ohm)와 매치되었을 때의 조건 하에서 그런 것이다. 따라서 2번 포트의 매치 조건이 변경되면, 반사 계수는 s11이 아닌 다른 값으로 변하게 된다. 여기서는 2번 포트가 GND로 short된 경우를 생각해 보자.

먼저, 일반적인 S 파라미터의 식은 다음과 같다.

b1 = s11*a1 + s12*a2                        (1)

b2 = s21*a1 + s22*a2

port2가 short 조건이면 반사계수는 -1이 되고 a2 = -b2가 된다. 따라서 식을 다시 쓰면,

b1 = s11*a1 - s12*b2                        (2)

b2 = s21*a1 - s22*b2                        (3)

처럼 되고, (3)을 다시 쓰면

b2 = (s21*a1)/(1+s22)                        (4)

(4)를 (2)에 대입하면

b1 = (s11 - s12*s21/(1+s22))*a1         (5)

따라서, 반사 계수는

b1/a1 = s11 - s12*s21/(1+s22)

일반적으로 2 port network에서 입력 반사 계수는 s11이 아니다. load나 source의 impedance가 변하면 network의 s parameter는 변하지 않지만, 반사 혹은 전달 계수는 변한다.

S parameters(matched circuit parameters)

Parameter 조건: 신호 주입 port의 반대 port 가 match된 상태

output port가 match된 상태(Z_L = Z₀)에서 input에서 바라본 반사 계수

input port가 match된 상태(Z_S = Z₀)에서 역 방향 전달 이득

output port가 match된 상태(Z_L = Z₀)에서 정 방향 전달 이득

input port가 match된 상태(Z_S = Z₀)에서 output에서 바라본 반사 계수

Z parameters(open circuit impedance parameters)

Parameter 조건: 신호 주입 port의 반대 port 가 open인 상태.

Network의 series connection에 유용

output port가 open된 상태에서 input에서 바라본 network의 impedance

input port가 open된 상태에서 역 방향 전달 impedance

output port가 open된 상태에서 정 방향 전달 impedance

input port가 open된 상태에서 output에서 바라본 network의 impedance

Y parameters(short circuit admittance parameters)

Parameter 조건: 신호 주입 port의 반대 port 가 short인 상태

Network의 parallel connection에 유용

output port가 short된 상태에서 input에서 바라본 network의 admittance

input port가 short된 상태에서 역 방향 전달 admittance

output port가 short된 상태에서 정 방향 전달 admittance

input port가 short된 상태에서 output에서 바라본 network의 admittance

ABCD parameters(chain, cascade, or transmission line parameters)

Cascade 된 network의 첫 network 출력의 전압과 전류는 두 번째 network의 입력 전압과 전류와 같다. 

T parameters(scattering transfer parameters)

주입과 반사 파를 재배치해서 port1은 비 독립 port2는 독립 항으로 만든다. 이렇게 하면, 직렬로 연결된 2 port network의 한쪽 출력이 다른 쪽의 입력이 되어 두 블록의 특성을 간단한 매트릭스 계산으로 구할 수 있게 된다(S parameter의 ABCD 버전?).

Q> 

Earth 그라운드와 EMI 상관관계에 대해 질문드리려고합니다. 현재 FGND는 DGND와 600옴 비드 하나로 분리되어있는 상태인데 이 FGND를 wire를 이용해 3구 멀티텝의 GND에 연결해서 Earth GND 시키고 EMI 스캔을 하면 전체적으로 레벨이 올라갑니다. 문제가 발생하는 부분은 RE입니다. 전원은 DC12V 아답터 입력을 받고(DC12V, PGND) 이를 Transformer를 이용한 Flyback Converter회로로 VCC와 DGND를 만들어 냅니다. DC12V와 VCC, PGND와 DGND는 모두 절연된 상태입니다. 이 때 DGND와 FGND는 비드로 연결되고 FGND는 케이스에 직접 연결됩니다(FGND는 DGND와 케이스를 연결하는 중간역할과 제품 외부로 나가는 IO의 기준전위를 제공합니다). EARTH 시키는 방법은 FGND에 연결된 IO커넥터에 3m 정도의 Wire를 이용해서 멀티탭의 접지단자에 연결됩니다. 인증업체의 접지시설이므로 접지는 일단 문제없다고 가정합니다. DGND와 FGND를 비드로 분리시킨 이유는 DGND의 노이즈들이 케이스를 통해서 방사되지 않게 하려는 의도입니다(하지만 완전히 차단되지는 않겠지요). 제 생각에는, 케이스로 구현하는 쉴드를 더욱 튼튼히 하려면 케이스 자체를 튼튼한 GND인 EARTH에 접지 시키는 것이 좋을 것 같았습니다. 그런데 증상은 반대로 전체적인 노이즈방사가 증가했고 그 원인을 DGND로 부터의 일부 노이즈가 비드를 통해서 FGND로 넘어가고 FGND에서 Wire를 통해 EARTH로 흘러들어가면서 결국 3m정도의 Wire를 통해 방사되는 것이 아닌가 추정해 봅니다.

A>

위 질문으로 파워/그라운드 관련된 부분을 그리면 아래 그림과 같을 것 같네요.

?1은 AC-DC 회로 단에 common noise와 differential noise 처리가 어떻게 되어 있는지 알 수 없어 ?로 했습니다. ?2도 마찬가지로 DC-DC 회로에서 어떻게 처리되었는지 알 수 없어 ?로 했습니다. 아마도 ?1과 ?2가 부실하게 설계되어 있을 것으로 예상 됩니다.

먼저, 샤시 그라운드와 외부 입출력 그라운드는 isolation 처리 해야 합니다. 만일 두 ground를 붙이게 되면, 인터페이스 오류가 발생하거나 심한 EMI 노이즈를 격을 수 있습니다(그 이유는  여기를 참조하세요). 만약 isolation 되지 않고 사용한다면, 이 IO가 연결되는 다른 IO의 GND가 floating이거나 현재 FGND와 연결되어 같은 레벨을 유지하는 것이 중요합니다. 혹은 IO 라인에아래 그림 같은 페라이트를 사용할 수 있을 것입니다.

원안을 보면, bead를 통해서 DGND가 FGND와 연결되고 그것은 바로 접지로 연결됩니다. 이 경우,  DGND 레벨이 보드의 동작에 의해서 혹은 전원 입력단을 거쳐 들어온 노이즈(?1과 ?2 처리가 미약할 경우) 때문에 흔들릴 경우 아래 그림 처럼 DGND와 FGND의 레벨이 달라 전류가 흐를 수  있게 됩니다.  이렇게 만들어진 전류의 loop 영역은 상당히 클 수 있습니다. ?2 처리가 잘 되어 있으면 루프 면적은 적을 것이고 그렇지 않으면 면적은 더 커질 것 입니다.

bead는 특정 주파수 대역을 차단하기 위한 것입니다. 그런데 해당 노이즈 성분이 bead의 차단 주파수 대역(600ohm 으로 보이는 대역)을 벗어나 있다면 bead는 마치 없는 것 처럼 보일 것입니다. 따라서 bead의 특성에 따라서 흐르게 되는 전류의 양은 다를 수 있고 측정되는 노이즈의 양은 달라질 것 입니다. RE가 문제가 되므로 아마도 고주파 대역에서 차단이 될 수 있는 bead가 필요할 것입니다. 그래데, 파워 쪽에 사용되는 bead는 통상 저주파 대역 차단을 하는 용도로 사용됩니다. 암튼 bead의 주파수 특성 프로파일 확인이 필요합니다.

bead를 제거한다면(혹은 측정 주파수 범위에서 bead가 유효하게 작용한다면), 노이즈는 직접 케이스 쪽으로 흐르지 않고 전원이 공급된 방향으로 전달될 수 있습니다. 이때는 위의 경우보다는 전류량이 아마 작게될 가능 성이 클 것입니다. 이때 ?2와 ?1의 처리가 어떻게 되어 있느냐에 따라서 역시 전류 루프의 면적이 달라지게 됩니다. 그 결과로 노이즈의 크기도 달라지게 됩니다.

?2를 딴딴히 디자인해야 해야 할 것으로 보입니다. 특히 Y capacitor 위치 및 루프 최소화 디자인이 필요할 것으로 보입니다. 물론 더 바람직한 것은 DGND의 레벨 출렁거림을 최소화 시키는 것이 원척적인 해결 이므로 가장 좋을 것입니다. 일단 그 부분을 배제 하고 다시 디자인 한다면 아래처럼 FGND와 IOGND를 분리하고 ?2 부분을 최적화 하고 전원 레일과 접지 라인이 밀착되는 것이 필요 할 듯 합니다.

케이스 접지후 노이즈가 증가 했다는 것은 케이스가 쉴드로서의 역할을 하지 않고 오히려 안테나 역할을 했다고 볼 수 있을 것입니다. 그것은 케이스가 노이즈 원과 분리되어 감싼 구조가 아니고, 오히려 전류가 흐르는 경로로 사용되었다고 볼 수있을 것입니다. 어디서 그런 경로가 만들어지는지 살펴 보고 차단하거나 경로의 최소화 되도록하는 것이 필요할 것 입니다.

어떤 조건에서 인터커넥션(interconnection)의 성능을 한 눈에 볼 수 있게 해주는 도구로 eye diagram을 많이 사용한다. eye diagram을 만들기 위해서는 PRBS(Pseudo Random Bit Stream) 신호를 드라이버에서 인터커넥션으로 보내야 한다. 이 때 몇 비트의 PRBS 신호를 보내는 것이 적당할까?  2^8 비트 아님 2^10 비트?

위 그림은 1 ns의 UI(Unit Interval)를 갖는 신호 즉 1 Gbps 신호의 pulse response 파형이다. 파형이 다시 원래의 low 상태로 완전 saturation될 때까지 16 UI가 걸렸다. 이것은 어떤 신호가 15번째 뒤에 온 신호까지 영향을 준다는 것을 의미한다. 따라서 위와 같은 경우 eye diagram을 만들 때, 최소 2^16 개의 랜덤비티를 출력으로 주어야 한다.

2^16 = 65,536으로 매우 큰 수이다. 아마도 몇날 며칠 동안 시뮬레이터가 돌아갈지도 모른다. 여기서는 예를 위에서 인위적으로 위와 같은 경우를 만들어 보았다. 암튼 너무 시간이 많이 걸릴 경우 대충 포화됬다고 생각되는 화살표 지점을 적용하면 2^10 = 1024 정도가 되어 비교적 빨리 시뮬레이션을 마칠 수 있다.

암튼, 신호가 완전 포화 될 때까지의 시간이 기준이 된다는 것을 기억하자.

또하나 확인해야 할 것은 high에서 low로의 pulse response이다(아래 그림). 어떤 칩들은 pull-up과 pull-down 특성이 다르므로 둘 다 확인하여 worst한 것을 선택하면 된다.

실측에서는 bound되지 않는 Random Jitter가 있기 때문에 측정 비트수가 많을 수록 eye가 닫히지만, 시뮬레이션은 일반적으로 RJ를 반영하지 않으므로 굳이 필요 이상으로 많은 입력을 줄 필요는 없다. 즉 위에서 얻어진 비트 수 정도가 적당하다.

VRM(Voltage Regulator Module) 등가 모델의 각 구성 요소(Rs, Ls, C, ESR, ESL)에 대한 영향을 알아본다. 그리고 어떻게 해야 VRM의 응답 특성을 좋게 할 수 있는지 살표 본다.

모르는 VRM을 모델링 할 때에도, 이 등가회로처럼 시뮬레이터에서 회로를 구성한 후에 요소 값을 조정하여 나온 파형이 실측 파형과 근사하게 하면 된다.

<제한 문서>

VRM 모델링 요소 별 영향.pdf

 칩의 동작 속도가 고속화 되면서 가장 크게 문제가 되는 부분은 칩과 칩 간에 인터커넥션(interconnection)에서 임피던스 불일치(impedance discontinuities) 이다. 이 문제는 칩의 출력 임피던스와 인터커녁션 - PCB의 trace라고 생각해자 - 의 임피던스 불일치에서 발생한다. 따라서 보드 상에서 칩과 trace 시작 부분 사이에 터미네이션(termination) 저항을 넣거나 trace 종단과 파워 혹은 그라운드 사이에 터미네이션 저항을 넣어서 임피던스를 매칭시켜 주는 일을 한다. 그런데 여기에는 2가지 문제가 있을 수 있다. 하나는 신호 수가 매우 많을 경우 저항이 차지 하는 면적이 너무 많아져서 칩 근처에 저항을 배치하지 못하게 되는 문제가 발생할 수 있다. 결과적으로 칩과 저항의 거리가 멀어져 터미네이션 성능이 저하 될 수 있다. 다른 하나는 칩에서 나온 신호가 저항을 경유하기 위해서 스트립 라인에서 보드 외각으로 비아를 경유하여 나온 후에 다시 비아를 경유하여 스트립 라인으로 들어갈 경우 GHz 대역 신호의 품질이 나빠질 수 있는 문제가 있다. 이런 문제를 해결 하기 위하여 오래 전부터 칩 내부에 터미네이션 저항 기능을 넣어서 사용할 수 있게 한 칩들이 있다. 이 기능은 활성화 될 수도 있고 꺼질 수도 있다. 이런 기능은 업체별로 부르는 용어가 다른데 대표적인 것으로 다음과 같은 용어가 있다. 

ODT(On-Die Termination)

OCT(On-Chip Termination)

DCI(Digitally Controlled Impedance)

 ODT 기능이 없을 경우, 아래 그림처럼 보드 상에서 디스크릿 저항으로 터미네이션을 해주어야 한다.

칩 내부에 터미네이션 기능이 있는 경우는 아래 그림과 같다.

 위처럼 내부 터미네이션을 이용하는 대표적인 칩으로는 DDRx DRAM과 FPGA 같은 칩들이 있다. 이런 칩들은 ODT 기능으로 SI 문제의 제일 큰 비중을 차지 하는 임피던스 불연속 문제를 해결한다.

 최근 칩 트렌드는 고속화도 있지만 저전압화도 같이 진행되고 있다. 저 전압화의 영향으로 voltage tolerance 마진이 부족해지고 있다. 전통적으로 PI 문제는다음과 같이 해결한다. 고주파 영역 노이즈를 억제하기 위해서 칩 세라믹 커패시터를 칩 주변에 배치하고 저주파 영역 노이즈르 억제하기 위해서 보드상 아무 곳에나 벌크 커패시터를 배치한다. 이 때 고주파 영역에서 디커플링 성능은 마운팅 조건에 따라서 많이 달라질 수 있다. 가장 성능이 좋으면서 보드의 영향을 덜 받게 커패시터를 배치하는 방법은 패키지 보드에 커패시터를 배치하는 것이다. 그렇게 하면 상당히 고성능의 커패시터를 구현할 수 있다.

 위 사진은 VERTEX-7 FPGA의 패키지 사진이다. 칩이 마운트되어 있는 패키지 보드에 칩 커패시터들이 실장되어 있다. 이 커패시터들은 보드에 부착되는 커패시터들 보다 매우 우수한 성능을 갖는다. 해당 칩의 데이터시트(아래 그림 참조)에 있는 ESL 값이 보드에 부착된 커패시터 들에 비해서 상당히 작은 것을 알 수 있다(보드에 부착시 대략 1 nH 이상 될 것이다) .

 VERTEX-7 FPGA는 패키지 내부에 고성능 고주파 커패시터를 내장하고 있기 때문에, 보드에서는 uF 단위 이상의 중간 주파수 노이즈 이하 억제 커패시터들만 붙여주면 된다. 주의할 것은 저전압 추세에서 저주파 영역은 ESR 값이 작은 커패시터를 사용해야 한다는 점이다.

- 위 그림(혹은 사진) 및 표는 Stratix-5 와 Vertex-7 데이터시트 및 해당 제품 회사 홈페이지에서 가져온 것이다.