PCBInside

전류 흐름
net를 흐르는 total 전류는 termination 저항을 통해 흐르는 steady 전류(Idc)와 드라이버를 통해  흐르는 switching 전류(Iac)의 합 이다. Idc는 드라이버의 상태(state)가 바뀌기 전까지는 일정하다. Iac는 상태가 변할는 동안에만 흐른다. Steady state 전류 변화는 Iac가 드라이버를 통해 흐르는 동안에 발생하기 때문에 이것도 고려가 되어야 한다.

Itotal = Idc + Iac

여기서,
        Idc = Rs와 Rt, Rd를 통해서 흐르는 평균 steady state 전류
        Iac = logic state를 변화시키기 위한 switching 전류

Rs = 0 ohm, Rd = 13 ohm, Rt = 39 ohm 인 경우에 1V/ns edge rate를 가정하면,
        Idc = (Vdd-MVTT)/(Rs+Rd+Rt) = (2.5-1.25)/(0+13+39) = 24mA
        Iac = C * dv/dt = 30e-12 (1.875/1.5e-9) = 37.5mA

위에서,
        부하 30 pF = DQ핀당 5pF * 4 load + PCB trace 4 inch 10pF,  2.5pF/inch @ 60ohm trace.
        1.876 V = 10% - 90% switching range.
        1.5 ns = 최악 switching time

Inductance
디커플링 시스템을 설계하는 데서 치명적 제한 요소는 보통 커패시턴스의 양이 아니라 커패시터 leads와  커패시터를 power와 ground 판에 연결하는 via의 inductance 양이다. 0603 패키지의 0.1uF 커패시터면 아래 계산을 사용할 때 충분한 커패시턴스를 제공한다.

Via Inductance
via 인덕턴스에 관한 식은 다음과 같다.

Lvia = 5.08h[ln(4h/d)+1]

여기서,
    h = via length
    d = via diameter
    단위는 inch, nH

(case by case로 달라질 수 있으므로, 식을 맹신하지는 말고 참고만 하자)

h = 50 mil, d = 13 mil이라고 하면,
Lvia = 5.08 * 0.05 [ln(4*0.05/0.013) + 1] = 0.948 nH

최대 허용 Inductance
빠른 스위칭 전류는 커패시터의 기생 인덕턴스 때문에  전압 판에 연결되어 있는 via에 전압 강하를 유발한다. 표준식 V = L * di/dt 로부터 Lmax를 계산할 수 있다. 계산을 간단하게 하기 위해서 Iac는 V2.5로부터 흐르고 Idc는 MVTT로부터 흐른다고 가정한다. 실제로 MVTT는 전이 동안 Iac 전류에 기여를 하지만 그런 기여는 결과에 크게 영향을 주지는 않는다.
        Lmax = (V * dt / di)/N

여기서,
    dt = 10%-90% switching time
    di = net 당 전류
    N = 동시에 스위칭하는 net 수

MVTT의 허용 규격이 +/- 100 mV이고 2.5V의 허용 규격이 +/-200mV라고 하면,
MVTT 만족을 위한(Idc),
        Lmax = (0.1*1.5e-9 / (2 * 0.024))/109 = 0.029 nH,  nets 수 109개
V2.5 만족을 위한(Iac),
        Lmax = (0.2*1.5e-9 / 0.0375)/109 = 0.073 nH,        nets 수 109개
MVTT는 전이 동안 Iac에 영향을 주지만 영향이 크지 않으므로 계산을 간단하기 위해서 배제하였다.

커패시터당 등가 인덕턴스
같은 0603 커패시터라도 제조사 그리고 유전체 물질 등의 종류에 따라서 패키지 인덕턴스가 다르므로 부품에 대한 데이터시트를 확인할 필요가 있다. 그리고 만약 패키지 인덕턴스가 0.87nH라고 하면 등가 인덕턴스는 다음과 같다.

Leq = Lpkg + Lvia = 0.87 + 0.948 = 1.82nH

필요한 커패시터의 수량
    Ncap = Leq/Lmax = 1.82/0.029 = 63        for MVTT
    Ncap = 1.82/0.073 = 25                         for V2.5

어떤 디자인에서 MVTT는 표면 레이어에 구현이될 것이고 이 경우 커패시터의 단자는 via 없이 바로 판에 연결이 된다. 따라서 Leq = Lpkg가 되고 그럴 경우 수량은 63개에서 31개로 줄어들 수 있다.

예외와 변형
예기서 계산은 di/dt같은 differential 량을 선형적으로 근사했다. 정확도를 높이려면 더 복잡한 계산을 해야 한다. 그리고 각 net들은 같은 부하와 같은 타입으로 가정했다. 디바이스 파리미터가 달라지면 결과가 상당히 달라질 것이다. Rs가 작으면 신호 edge가 빨라져서 큰 di/dt를 만들 것이고 예측은 어려워 진다. 그리고 필요한 커패시터 양도 증가될 것이다. dt에 대한 예측 또한 매우 어렵니다. 그것은 드라이버의 세기에 의존한다. 여튼, 위와 같은 식과 방법을 이용해서 데이터시트를 활용해서 prototype 디자인을 할 수 있을 것이다. 그 다음 MVTT와 V2.5의 노이즈 레벨과 data의 edge rate를 측정해서 디커플링 양과 correlate할 수 있을 것이다.

- 마이크론 TN-46-02 에서 발췌 요약

  위 그림은 PMU(DC 테스트 장치)나 PPS(프로그래머블 파워 서플라이)와 부하를 연결한 회로를 나타내고 물리적인 구현은 아래처럼 이루어진다.

  왼쪽 처럼 디자인되면 wire impedance까지 측정에 반영되므로 일반적으로 오른쪽 처럼 디자인한다. 그리고 Force 라인은 전류를 원활히 공급할 수 있을 정도로 충분히 굵게 디자인 되며 대부분 문제가 없다. 그런데, Sense 라인도 신호 라인보다 굵게 디자인되는 경우를 흔히 보게 된다. 그런데, sense 라인은 최대한 얇게 디자인되는 것이 바람직하다. 그 이유를 살펴 보자.

  부하의 임피던스 측정은 인가한 전압과 부하를 흐르는 전류의 값으로 알 수 있다. 이는 오옴의 법칙(R=V/I)를 이용하여 쉽게 계산 된다. 인가한 전압은 알고 있기 때문에 흐르는 전류만 알면 될 것이다. 이를 회로도로 보면 아래와 같다.

  그런데, 실제 위 회로를 물리적으로 구현하게 되면 Source로부터 부하 R까지 물리적인 도체 거리에 의해서 기생 저항 성부분(아래 그림의 Rw1, Rw2)이 발생한다.

  결과적으로 측정된 저항 값은 순수한 부하 R 값이 아닌 R + Rw1 + Rw2 값이 된다. 이를 보정하려면 인가된 전압을 사용하면 안되고 R에서 전압을 새로 측정해야 정확한 R 값을 구할 수 있다. 이를 표현한 것이 아래 회로도 이다.

  그런데, 전압 측정 장치는 Source와 같이 있게 되므로 실제로는 아래처럼 된다.

  전류는 Rw1을 통과한 후 대부분 R로 흐를는 것이 바람직하다 이를 위해서는 Rw3가 매우 큰 것이 좋다. 마찬가지로 Rw4도 매우 큰 것이 좋다. 그래야 전류는 대부분 R로 흐르게 된다. 결과적으로 실제 부하로 흐르는 전류의 정밀도가 높아진다. 결과적으로 Rw3와 Rw4가 매우커야 R에 걸리는 전압값의 정밀도가 올라가게 된다.

  즉, 센스 라인인 Rw3와 Rw4는 클수록 좋으므로 라인의 패턴 폭은 얇을수록 좋다.

  - Verigy에서 만든 Fundamentals of DC Testing에서 발췌 요약

사진 및 그림은 Tektronic사와 Agilent사 홈페이지에서 퍼옴.

예전에 Nelco N4000-13 자재를 사용해서 x GHz 신호를 전달하는데 적합한지 대략적으로 살펴본 적이 있었다. 그 때는 고속 신호용 PCB 자재료 Nelco N4000-13이 자주 사용되던 때이다. 요즘은 N4000-13SI가 더 자주 사용되는 것 같다.

조건은 대략 인터커넥션의 길이가 대략 300 mm 이었다. -3 dB가 4 GHz를 만족할 수 있는지 검토를 해 보았는데 아래는 copper trace의 두게 및 폭에 변화에 따라 대역폭(BW)이 얼마나 변하는지 알아보기 위해 만든 테이블과 그래프이다.

폭(W)는 주워진 두께(T)에서 50 ohm을 만족할 수 있는 두께를 선정한 것이다.  패턴 폭이 0.25 mm로 매우 두꺼워야 겨우 4 GHz 근처가 확보되며 4 GHz 이상이 확보는 어렵니다. 4 GHz 이상 확보하려면 인터커넥션의 길이를 줄이거나 손실이 적은 다른 물질을 찾아봐야 한다. 위 테이블에서 한가지 확이할 수 잇는 것은 BW를 크게 확보할수록 core 두께도 두꺼워진다는 점이다. 이것은 여러 신호 레이어를 사용할 경우 보드 두께가 많이 두꺼워질 수 있음을 의미하는 것이기도 하며, 그 경우 via 효과도 심각한 고려 대상이 될 수 있음을 의미한다. 

Insertion loss(왼쪽이 테이블 위이고 오른쪽이 테이블 아래 값이다)

위 그래프의 확대 그래프

요구되는 대역폭, 보드 두께 사양, 트래이스 수, 트래이스 길이 등을 고려하여 적절한 값을 선택해야 하겠으나 어떻게 해도 대역폭을 만족하지 못할 경우, 인터커넥션과 관련된 topology를 수정하거나 수급 문제 등을 고려한 자재 변경등  여러 가지다른 방법을 모색해야 한다.

 TDR(Time Domain Reflectometer) 장비는 step 펄스 신호를 쏘고 돌아오는 반사파를 측정해서 임피던스를 잰다. 정확하게는 돌아오는 반사파의 전압을 측정한다. 그리고 그 값에서 계산을 통해서 임피던스를 알아낸다. 

 TDR 장비는 각 장비의 성능에 따라서 rise time이 다르다. 분석 용도로 사용되는 고성능 장비의 경우 rise time이 1x ps 정도로 짧지만 양산 등에서 Pass/Fail을 가리기 위해 단순 임피던스 측정용으로 사용되는 저성능 장비는 xxx ps 정도로 길다. 신호가 바라보는 임피던스 변화는 rise time에 의존한다는 사실을 생각하면, TDR 장비에 따라서 임피던스가 다르게 측정될 수 있을까? 변화가 심한 부분이라면 정답은 예 이지만, 변화가 없는 안정화된 구간이라면 답은 아니오이다.

 안정화 된 구간에서의 임피던스 측정은 장비의 성능에 관계없이 정확한 임피던스가 측정된다. rise time이 빠르면, 전압값이 빠르게 상승하지만 전류도 같이 빠르게 상승한다. rise time이 느리면, 전압값이 느리게 상승하지만 전류도 같이 느리게 상승한다. 따라서, 안정화 된 구간에서의 임피던스는 rise time의 함수가 아니다. 다만, 임피던스 측정이 끝나는 트래이스 끝에서는 무한대를 향하는 임피던스의 기울기가 rise time의 영향을 받는다. 또한 트래이스에 미세한 임피던스 변화가 발생할 경우 rise time이 느린 TDR은 변화를 감지하지 못할 것이다.

로직(디지털) 관점에서 보면 1010 신호와 0101 신호의 패턴 모양은 순서만 다를 뿐 같아야 한다. 그런데 오실로스코프 상에서 관측되는 파형의 모양은 왜 다를까?

<제한 문서>

1010 패턴과 0101패턴이 다른 이유.pdf

신호 파형의 high level과 low level을 결정하는 요소에는 어떤 것들이 있으며 그것들이 레벨에 어떻게 영향을 주는지 살펴본다.

<제한 문서>

무엇이 신호 파형 레벨을 결정하는가.pdf

분리된 파워를 사용하는 장비와 장비를 연결하는 인터페이스에서 common mode 노이즈를 예방하는 방법은 장비의 그라운드와 인터페이스의 그라운드를 분리하는 것이다. 아래 이더넷 레이아웃은 그런 방법 중에 하나를 구현한 예이다.

1. EMI를 줄이고 ESD protection을 위해서 샤시 그라운드는 하나의 판으로 구성한다.

2. 마그네틱 아래 모든 레이어에서 power나 ground 등을 두지 않는다.

  Eye diagram은 rise/fall time, overshoot/undershoot, voltage/jitter 와 같은 많은 SI 정보를 하나의 간단한 비주얼로 보여주기 때문에 가장 잘 알려진 SI 도구이다. 신호 분석과 추상화를 위해서는 Bathtub 커브를 사용하는데, 이것이 eye diagram과 어떤게 연관되는지 이해해야 한다. 아래 그림을 보자. 왼쪽은 친숙한 eye diagram이고 오른쪽은 같은 신호의 bathtub이다.

 먼저 알아야 할 것은 1E-8, 1E-10, 1E-12와 같은 bathtub의 수직 scale이다. 여기서 scale은 ratio/rate인데, 1E-12는 실제로 1E+12 개의 재현(population)에서와 같은 비율이다. 재현의 비율 혹은 UI(Unit Interval)의 수가 증가함에따라서 bathtub 커브의 아래로 내력간다.

  위 그림을 보면 1E-12에서 bathtub보다 eye opening이 훨씬 큰 것을 알 수 있다. 그 이유는 eye diagram이 대략 1E+5 개의 UI를 캡쳐한 것을 바탕으로 측정되기 때문이다. bathtub 커브의 위쪽으로 올라가 1E-5 근처를 보면 bathtub과 eye opening이 일치하는 것을 확인할 수 있을 것이다. 만약 신호 캡쳐를 충분히 오래 해서 1E+12개의 U를 캡쳐하면, eye opening은 1E-12 에서의 bathtub과 매치될 것이다.

출처: EDN.com  Oct. 5, 2010