디커플링 커패시터 모델 어떤 것을 사용해야 하나

원 포인트 레슨 2013. 4. 16. 18:21

커패시터 제조 회사들은 시뮬레이션의 편의를 위해서 디커플링 커패시터 모델을 제공해 준다. 대부분 2가지 종류를 제공하는데 하나는 RLC 모델이고 다른 하나는 S-Parameter 모델이다. 이 둘 중에서 어떤 것을 사용하는 것이 적절할까?

아래 그림이 힌트를 주고 있다.

위 그림은 Xillinx white paper(wp411__Sim_Power_Integrity.pdf)에서 발췌한 것이다.

진한 파란색은 RLC 모델의 임피던스 특성을 보여주고 있고, 빨간색은 S파라미터 모델의 임피던스 특성을 보여준다. 공진점 살짝 위 주파수까지는 두 모델이 같은 특성을 보여 준다. 그러나 공진점 살짝 위 주파수부터 두 모델 간에 임피던스 값이 벌어지기 시작한다. 100 MHz에서 보면, 최소 50%에서 최대  250%정도까지 차이가 벌어진 것을 확인할 수 있다. 

따라서 고주파 영역의 정밀도가 중요할 경우 RLC 모델 대신에 S파라모델을 사용하는 것이 좋다.



저작자표시 비영리 변경금지

'원 포인트 레슨' 카테고리의 다른 글

S-Parameter 모델 유효성  (0) 2013.04.19
SSN 영향에 의한 신호 파형 변형  (0) 2013.04.17
커패시터 선택하는 요령(Capacitance와 ELS의 Impedance에 대한 영향)  (0) 2013.02.14
DFM (Design for Manufacturability)  (0) 2013.02.05
PDN Impedance - Pin 수, Plane Pair수, Capacitor 종류 수의 영향  (0) 2013.01.29
:

커패시터 선택하는 요령(Capacitance와 ELS의 Impedance에 대한 영향)

원 포인트 레슨 2013. 2. 14. 20:00

디커플링에 사용되는 커패시터의 전기적 등가 모델은 C와 함께 ESL(기생 인덕턴스)와 ESR(기생 저항)이 직렬로 연결된 형태를 형성한다. 그리고 그렇게 형성된 회로의 주파수에 대한 임피던스 곡선은 아래(좌상)와 같다.

저주파에서는 커패시턴스(Capacitance) 때문에  임피던스가 낮아지다가 공명 주파수를 기점으로 ESL이 주요해져서 임피던스가 올라가게 된다.

만약에 커패시턴스 값은 일정한데 패키지 사이즈를 달리하면 어떻게 될까? 패키지 사이즈를 달리한 다는 것은 곧 ESL 값을 달리한다는 것과 같은 말이다(마우팅 조건이 동일하다고 가정 시). 그리고 그 결과가 위 그래프(우상)에 나타나 있다.

하강 곡선을 그리는 쪽 관점에서는 커패시턴스 값이 일정하기 때문에 임피던스 그래프를 형성하는 축이 일정하다. 그러나 상승 곡선을 그리는 쪽 관점에서는 ESL이 다르기 때문에 축의 이동(shift)이 발생한다. ESL 값이 작아질수록 축이 오른쪽으로 이동한다. 즉 공명 주파수가 높아진다. 그리고 결과적으로 낮은 임피던스를 형성하는 대역폭이 증가한다.

커패시턴스 값이 동일하다면 사이즈가 작은 커패시터가 디커플링에 유리하다. 좀 더 확장해서 생각해 보면, 동일 패키지라도 최대한 마운팅 인덕턴스를 작게 디자인을 해야 디커플링 대역폭이 증가한다.

새로운 가정으로 패키지(ESL)는 동일한데 커패시턴스 값이 다른 경우를 생각해 보자. 이 경우 ESL이 동일하므로 공명주파수 후에 임피던스가 상승하는 축은 동일하다. 반면 공명 주파수 이전의 임피던스 하강 축은 커패시턴스 값에 따라서 이동(shift)한다. 커패시턴스가 클수록 축은 왼쪽으로 이동 한다(위 그림 좌하). 그러므로 넓은 대역폭을 확보하려면 패키지와 마우팅 조건이 동일할 경우 커패시턴스 값이 큰 것이 유리하다.

위 두 가지 가정을 조합해 보면(위 그림 우하), 넓은 대역폭을 확보하기 위해서 커패시턴스 값을 다중으로 사용할 경우, 그것들을 동일 패키지로 사용하지 말고, 작은 커패시턴를 갖는 커패시터는 사이즈도 작은 것을 사용해야 한다는 것을 알 수 있다.


저작자표시 비영리 변경금지

'원 포인트 레슨' 카테고리의 다른 글

SSN 영향에 의한 신호 파형 변형  (0) 2013.04.17
디커플링 커패시터 모델 어떤 것을 사용해야 하나  (0) 2013.04.16
DFM (Design for Manufacturability)  (0) 2013.02.05
PDN Impedance - Pin 수, Plane Pair수, Capacitor 종류 수의 영향  (0) 2013.01.29
가드 트레이스 적용 유무와 사용 시 최적화  (0) 2013.01.25
:

DFM (Design for Manufacturability)

원 포인트 레슨 2013. 2. 5. 12:24

DFM은 생산을 고려한 설계로, 제조 spec을 설계에 반영하여 생산 수율, 비용, 납기 등을 만족시키기 위한 설계 방법론을 말한다. PCB 제조 업체마다 생산 능력이 다르므로, PCB가 제조되는 회사의 제조 spec을 반영하여 디자인 룰(가이드)을 만들어야 한다. 아래에 기록된 값들은 하나의 예이다.

 

1.     보유 드릴 비트(drill bit) 리스트

비트는 단위에 따라 mm 단위를 사용하는 비트와 inch를 사용하는 비트로 나뉜다. 그리고 장공(slot)을 만들기 위한 특수한 비트가 있다.

종류

최소 크기

최대 크기

기타

밀리 비트

0.15 mm

6.5 mm

0.05 mm 단위로 보유

인치 비트

0.03 inch

0.08 inch

0.001 inch 단위로 보유

슬롯 비트

0.5 mm

1.65 mm

0.05 mm 단위로 보유

우리 나라의 경우 통상 제조 업체들이 mm를 사용하는 비트를 준비해 두고 있으므로 mm를 사용하는 것이 오차를 줄일 수 있다. 업체 보유 드릴 리스트를 고려하여 준비된 비트 중에서 드릴 크기를 골라 사용한다. 최대 크기를 벗어난 드릴을 사용해야 할 경우 추가 공정과 비용이 발생할 수 있다.

 

2.     드릴 보정과 외층 랜드

드릴 홀 사이즈에 따라서 실제 제작 시에 홀 크기 보정이 이루어 진다. 디자이너는 정상적인 홀 형성을 위해서 외층의 랜드 크기를 업체에서 요구하는 최소 크기 이상으로 디자인해야 한다.

종류

홀 크기

보정 비트 크기

랜드 크기

Via

0.5 이하

보정 없음

비트 크기 + 0.25 이상

PTH

0.2 이상

홀 크기 + 0.1

비트 크기 + 0.25 이상

NPTH

0.2 이상

홀 크기 + 0.05

 

Slot PTH

0.5 이상

홀 크기 + 0.1

비트 크기 + 0.3 이상

Slot NPTH

0.55 이상

홀 크기 + 0.05

 

 위에서 단위는 mm 이며, 장공 홀의 경우 장공 길이가 비트 크기의 2배가 되지 않으면 홀이 틀어질 수 있다.


3.     보드 두께 별 가능 드릴 사이즈

보드 두께(mm)

홀 크기(mm)

일반

특수

7.4

0.4

0.35

6.2

0.35

0.3

4.8

0.3

0.2

4.2

0.25

0.2

3.2

0.2

0.15

2.0

0.15

0.12

 

4.     BGA에서 pitch 별 공정 능력


Pitch(P)

Drill Size(D)

Land Size(L)

Clearance(C)

Trace Width(W)

S1

S2

S3

PCB Thickness

circle

square

min

max

min

max

min

max

min

max

min

max

normal

special

0.40

0.15

0.34

0.33

0.34

0.35

0.05

0.06

NA

NA

0.075

0.09

0.095

0.1

2.5

3.2

0.50

0.15

0.43

0.34

0.44

0.06

0.16

0.07

0.07

0.075

0.14

0.095

0.145

2.5

3.2

0.2

0.39

0.4

0.07

NA

NA

0.115

0.12

3.2

5.2

0.65

0.2

0.57

0.43

0.58

0.07

0.22

0.07

0.115

0.1

0.19

0.115

0.185

3.2

5.2

0.25

0.48

0.17

0.09

0.165

0.165

4.2

6.2

0.80

0.2

0.65

0.5

0.72

0.08

0.3

0.07

0.16

0.125

0.2

0.15

0.26

3.2

5.2

0.25

0.55

0.25

0.135

0.235

4.2

6.2

0.3

0.6

0.2

0.11

0.21

6.2

8

1.00

0.2

0.8

0.5

0.09

0.08

0.45

0.07

0.235

0.125

0.2

0.175

0.36

3.2

5.2

0.25

0.6

0.4

0.21

0.335

4.2

6.2

0.3

0.65

0.35

0.185

0.31

6.2

8

0.35

0.7

0.3

0.16

0.285

8

8

 

5.     내부 plane 레이어


구분

규격

내층 clearance(A)

PTH: 0.25 mm,  NPTH: 0.25 mm

전원 분리선(B)

0.3 mm 이상

써멀 패드 내경(C)

외층 랜드와 동일 크기

써멀 패드 외경(D)

Clearance와 동일

써멀 패드 가지(E)

0.15 mm 이상

 

6.     신호 레이어

구분

규격

land size – drill size

0.1 mm 이상

land to trace spacing

0.1 mm 이상

drill to trace spacing

0.2 mm 이상

trace width

내부:        Half oz. > 0.06 mm,     1 oz. > 0.07 mm

Top/bottom:  0.08 mm 이상

trace to trace spacing

0.08mm 이상

l  BVH, HPL 사용시 trace width 및 spacing은 조금 더 커짐(규격 확인 필요)

 

7.     hole 관련 거리

구분

규격

NPTH to outline spacing

0.325 mm

NPTH to NPTH spacing

0.2 mm

NPTH to trace spacing

trace width + α

PTH to shape spacing

0.275 mm

Trace to land spacing

0.1 mm

PTH to PTH spacing (Short)

0.25 mm

PTH to PTH spacing (Open)

0.45 mm

PTH to outline spacing

0.35 mm

l  BGA를 제외한 나머지 홀에 대한 기준.


8.     solder mask

구분

normal

Minimum

mask to mask spacing

0.1 mm

0.075 mm

mask size – land(pad) size

0.075 mm

0.05 mm

mask size – NPTH size

0.2 mm

0.1 mm

mask to trace spacing

0.075 mm

0.05 mm

 

9.     silk screen

 

구분

normal

Minimum

문자

선 폭

0.12 mm

0.09 mm

선간 간격

0.14 mm

0.12 mm

문자 높이

1.00 mm

0.70 mm

선

선 폭

0.12 mm

0.1 mm

선간 간격

0.075 mm

0.05 mm

 

10.   outline

구분

Minimum

outline to outer copper spacing

0.2 mm

outline to inner copper spacing

0.3 mm


저작자표시 비영리 변경금지

'원 포인트 레슨' 카테고리의 다른 글

디커플링 커패시터 모델 어떤 것을 사용해야 하나  (0) 2013.04.16
커패시터 선택하는 요령(Capacitance와 ELS의 Impedance에 대한 영향)  (0) 2013.02.14
PDN Impedance - Pin 수, Plane Pair수, Capacitor 종류 수의 영향  (0) 2013.01.29
가드 트레이스 적용 유무와 사용 시 최적화  (0) 2013.01.25
PCB 재질, 패턴 선폭, 패턴 길이에 따른 손실 비교  (0) 2013.01.22
:
◀ PREV : [1] : [···] : [62] : [63] : [64] : [65] : [66] : [67] : [68] : [···] : [95] : NEXT ▶

티스토리툴바