PCBInside

물리적인 이론은 단지 수학적 모델이다. 따라서 그것이 실제와 일치하느냐 하느냐고 묻는 것은 의미가 없다. 오히려 그것의 예측이 관찰한 것에 부합하느냐고 묻는 것이 중요하다.

전기적 모델은 2가지 방법으로 유도될 수 있다.

  1) 물리적 구조와 속성으로부터

  2) 행동을 관찰한 것으로부터

전기적 모델이 물리적 실제와 부합하는지는 관계가 없다. 행동을 예측하는 것이 필요할 뿐이다. 따라서 모든 모델은 행동적이다.

모델은 무엇인가?

모델은 물리적 디바이스의 전기적 표현이다. 예들들어 전송선은 무수히 많은 RLGC의 사다리꼴 조합으로 모델될 수 있다. 패키지는 transmission line과 lumped elements의 조합으로 모델될 수 있다. 입력과 출력 버퍼도 다양한 방법으로 모델될 수 있다.

정확한 모델의 중요성

T라인, 패키지, 커넥터, 비아, 리턴 경로 등은 매우 정밀하게 모델될 수 있다. 그러나 입력(stimulus)이 부정확하면 그것들은 쓸모없는 것이 되버린다. 쓰레기를 입력하면 쓰레기가 나온다(GIGO; Garbage In, Garbage Out). 따라서, 모델 데이터의 근원을 이해하는 것은 매우 중요하다. 모델링 타입 그리고 제한과 친숙해져야 하고, 그것을 만들거나 전달 받았을 때 꼼꼼히 체크해야 한다. 또한 툴(EDA tool)에서 어떻게 모델 데이터를 사용하는지도 알아야 한다.

I/O 버퍼는 어떻게 모델하나?

  1) Linear 모델: 이상적 전원 소스 + 이상적 저항

      IP에 대한 정보가 없다. 시뮬레이션 속도는 빠르며 Sweep 능력도 있다.

  2) Behavioral 모델: 선형 혹은 비선형일수 있으며 I-V와 V-t 데이터를 갖는다.

     IP에 대한 정보는 조금만 가지고 있다. 시뮬레이션 속도가 빠르며 어느정도 Sweep 능력이 있다.

  3) Transistor 회로: 트랜지스터, 프리-드라이버 회로, 리시버, 디퍼런셜 앰프등 자세한 모든 정보를 포함한다.

     IP정보를 많이 포함하고 있다. 시뮬레이션 속도가 느리며 sweep 능력도 제한된다.

기본적인 CMOS 버퍼 모델

  1) 출력(드라이버): 

      pull-up 디바이스 + pull-down 디바이스 + power clamp 디바이스 + ground clamp 디바이스 + capacitance

  2) 입력(리시버): 

      capacitance + power clamp 디바이스 + ground clamp 디바이스

버퍼에 대한 가정

인터커넥트로 인가되는 전압과 버퍼에서의 반사계수가 시간 상에서 일정하고 선형적이라고 가정한다. 그러나, 대부분의 버퍼는 선형적이지 않다. 전압은 전류 의존적이어서 시간에 따라서 변한다. 그래서 저항, 커패시터, 인덕터 대신에 I-V 커브 요소를 사용한다.

Behavioral 버퍼 모델링의 시작

버퍼를 적당한 I-V 임피던스 함수로 대체하면 실제 트랜지스터 모델 없이도 네트워크 상의 모든 노드에 대해서 전앖과 전류의 응답을 결정할 수 있다. 이것을 기초로 90년대 초기에 IBIS가 만들어졌다.

IBIS와 벤더 특정 모델 타입

IBIS(I/O Buffer Information Specification)는 펜티엄 프로 시절에 엔지니어가 버퍼 정보(I-V)를 고객에게 주기에서 간단하게 만들어 졌고, 버전업 되면서 V-t 커브가 추가되고, staged device가 추가되는 등 계속 발전 중에 있다. 많은 벤더들이 IBIS에서 변환된 자신들 고유 포맷을 사용하고 있다.

IBIS 파일은 무엇인가?

디지털 디바이스에 있는 버퍼의 아날로그 행동을 묘사하기 위한 파일로 평범한 ASCII 텍스트 파일이다. IBIS 파일은 실제로 모델이 아니며 단지 사용될 데이터를 담고만 있다. 우연히 IBIS는 모델로 불리지만 실제로는 규격(Spec)이다. 시뮬레이션 툴은 이 행동 규격을 해석해서 자신들의 모델과 알고리즘으로 구현한다.

IBIS의 핵심부

MOS I-V 커브

  위는 high-to-low 전이를 보여준다. 

  버퍼의 임피던스는 전이 - 완전한 open에서 완전히 드라이빙 하는(Ron) - 되는 동안 동적이다.

Pull down I-V 데이터 생성

Ground clamp I-V 데이터 생성

Pull up I-V 데이터 생성

Power clamp I-V 데이터 생성

IBIS에서 I-V 커브

  .IBIS는 파워 레일에 달려있는 모든 디바이스에 대해서 Vcc 기준 I-V 커브를 사용한다.

  .그것은 I-V 커브를 쉬프트해서 반전시키는 것과 같다.

  .그렇게 하는 주요 있는 파워 연결에 상관없이(VCC 독립적으로) 같은 모델을 사용하기 위해서다.

High/Low 드라이브에 대한 심플 모델

  .high와 low 스위치는 이상적으로 상보관계(complementary)이다.

  .실제 디바이스는 약간 다른 특성을 갖는다.

V-t 데이터 생성

  .high와 low 스위치 각각에 대해서 2개씩 총 4개의 V-t 커브가 필요하다.

  .Rload가 사용될 부하 모델의 20% 이내에 있으면 정확도가 향상된다.

왜 4개의 V-t 커브를 사용하나?

  .V-t 커브가 time-correlate되는 것은 중요하다.

  .4개의 V-t커브는 pull-up과 pull-down 디바이스의 상대적 스위칭 시간을 묘사한다.

PVT 코너

  .PVT = Process, Voltage, Temperature

  .과거의 모델들은 "코너"에서 만들어 졌다.

   모든 버퍼 특성은 PVT와 관련된 파라미터에 의존한다.

Fast 코너 = fast process, high voltage, low temp.

Slow 코너 = slow process, low voltage, high temp.

  .이런 것은 IBIS 모델안에 "min"과 "max"로 들어가 있다.

  .요즘 세대에서는 fast와 slow 코너만가지고 모든 효과를 적절히 커버하기 어렵니다.

   이런 경우 다른 타입의 모델이 주워진다.

  .보상된 버퍼가 요구되는 버퍼 코너의 조합을 없애버린다.

그것들은 PVT 효과를 대신해서 추가 회로를 사용한다.

이것은 PVT와 버퍼 특성을 독립적 파라미터로 만든다.

Envelope 또는 Spec 모델

  .역사적으로, 우리는 반복적으로 buffer strength와 edge rates를 부정확하게 예측해왔다.

buffer strength는 흔히 실리콘보다 약하다.

edge rates는 흔히 실리콘보다 느리다.

  .사용할 수 있는 하나의 접근은 envelope이나 spec 모델을 만드는 것이다.

Spec 커브 모델 이슈

  .spec에 따라서 합법이다.

  .때에 따라 더 qualification이 요구된다.

CMOS 모델 만들기 예

  .주워진 값:

VCC = 2.0V

측정 threshold = 1V, Vil = 0.8V, Vih = 1.2V

NMOS Ron = 10ohm

PMOS Ron = 10ohm

모든 edge rates = ramps of 2V/ns

버퍼의 다이 패드에서 capacitance = 2.5pF

클램프는 1ohm이고 레일 위와 아래 0.6V에서 시작한다

PMOS는 NMOS가 꺼지고(rising edge) 100ps 후에 켜지기 시작한다.

NMOS는 PMOS가 꺼지가(falling edge) 100ps 후에 켜지기 시작한다.

  .Mentor Visual IBIS editor들을 이용하여 편집할 수 있다.

   헤더

   패키지 정의 및 핀 할당

   모델 명세

special_IO가 전에 단일 핀에서 할당되었던 것을 주의하라

하나의 부품에 많은 핀과 모델이 규정될 수 있다.

   I-V 커브

   100ps delay 스펙을 갖는 4개의 V-t 파형

   fixture의 부하 라인과 해당 I-V 커브의 교차점은 Voh와 Vol을 결정한다.

   Voh와 Vol은 해당 V-t 섹션에서 사용되어야한다.

   Ramp와 End

Ramp가 규정되지만 시뮬레이터는 Ramp를 사용할지 V-t 데이터를 사용할지 결정할 수 있다.

End 명세가 필요하다.

GTL+ on die termination

  .GTL 버퍼는 pull-down 트랜지스터만 가지고 있다. PMOS로 스위치되지 않는다.

  .많은 칩들이 I/O 버퍼 내에 터미네이션 장치를 포함하고 있다.

On-die 터미네이션

  .ODT를 포함하는 하나의 방법은 클램프 섹션에서 터미네이션 전류와 다이오드 전류를 중첩해서 더하는 것이다.

  .클램프는 버퍼가 드라이빙하든 리시빙하든 항상 active이다. 따라서 터미네이션은 항상 active이다.

IBIS에서 패키지 모델링

  .3가지 방법이 있다.

IBIS 파일 안에서 lumped R, L, C 값

Package 모델

EBD(Electrical Board Description)

  .Package 모델과 EBD는 다음 규칙을 따른다

[Len=l R=r L=l C=c]

  .예:

lumped resistor: Len=0 R=50 L=0 C=0

capacitor package: Len=0 R=[ESR] L=[ESL] C=1uF

package trace: Len=1.234 R=0 L=10E-9 C=2E-12

Vol 계산

  .저항 부하에 대한 I-V

  .버퍼에 대한 I-V(NMOS)

  .Vol 계산

NMOS I-V 커브와 부하 라인의 교차를 이용해서 Vol을 계산한다.

Vol은 V-t 파형의 Vol과 부합해야 한다.

Voh 계산

  . PMOS I-V 커브와 부하 라인의 교차로 부터 Voh를 계산한다.

  . Voh는 V-t 파형의 Voh와 부합해야 한다.

HSPICE에서 IBIS 모델 사용하기

  .위에서 보여준 IBIS 파일(위 아래 10ohm 저항)을 사용하면 다음과 같다.

HSPICE 블럭 다이어그램

버퍼에 대한 3개의 라이브러리 만들기

  .driver: source-resistor 모델

  .driver_ibis: ramp데이터를 사용하는 10ohm CMOS IBIS 모델

  .driver_ibis_two: rising과 falling edge에 대한 2개의 V-t 커브를 가진 10ohm CMOS IBIS 모델

결과

  .대충 보기 결과 나쁘지 않다.

  .rising wave 확대 보기

  .falling wave 확대 보기

IBIS 모델링에 대한 추가 정보

  .IBIS 파일은 원하는 성능을 위해 튠 될 수 있다.

  .IBIS 파일이 어떻게 사용되냐에 따라 시뮬레이터는 변할 수 있다. 특히 규정된 부하와 멀리 떨어져 사용될 때.

* www.intel.com에 있는 Class17_18_IBIS_io_buffer_class.ppt에서 그림과 내용을 발췌(번역)하여 요약한 것입니다.

Connector

임피던스 컨트롤이 중요한 이유는 임피던스의 변화가 곧 신호(전압)의 전압 변화를 투영하기 때문이다. 즉 임피던스가 커지면 신호가 커지고 임피던스가 작아지면 신호는 작아진다. 따라서 신호의 출발부터 신호의 도착까지 모든 인터커넥션 구간의 임피던스가 균일해야 신호에 노이즈(왜곡)이 발생하지 않는다. 따라서, 드라이버의 임피던스와 전송선의 임피던스를 맞추어야 하고 – 세련된 표현으로 정합(match)이라고 한다 – 경우에 따라서 전송선과 리시버 단의 임피던스를 맞추어야 한다.

전송선 구간의 경우, 대부분 PCB를 통해서 구현되므로, 제작 시에 기하학적인 공차 관리만 잘하면 어느 정도 균일한 임피던스를 구현할 수 있다. 그런데 보통 시스템 레벨에서 한 개의 PCB 만으로 동작하는 경우도 많지만, 여러 장의 PCB가 결합을 하여 동작하는 경우도 많다. 즉, 드라이버와 리시버가 같은 PCB에 있는 것이 아니고 각각 다른 PCB에 있는 경우가 많다. 이 경우 신호가 전달되기 위해서는 두 PCB간을 이어주는 connector가 필요하다. 그리고 신호는 이 커넥터를 통해서 지나가야만 한다.

그런데, 커넥터에서의 임피던스도 컨트롤이 되고 있을까? 많은 경우에는 그렇지 않다. 신호가 커넥터를 지나가는 데 걸리는 시간은 일반적으로 작게는 수십 ps에서 크게는 수백 ps 정도이다. 200 ps를 가정하자. 1 ns 이상(100MHz 이하)의 transition time을 갖는 신호는 커넥터 구간에서 설령 임피던스가 깨졌더라도 별로 영향을 받지 않는다. 그리고 실제로 아직도 많은 시스템에서 이렇게 느린 신호를 사용하고 있다. 이런 경우 커넥터의 중요성은 기구적인 관점만 고려될 뿐이다. 그러나, 최근 초고속 신호의 rise time은 100 ps 이하의 값을 갖는다. 따라서 커넥터 구간 200 ps는 충분히 길고, 전송선으로 볼 수 있는 구간이 된다. 결과적으로 임피던스가 컨트롤 되지 않은 커넥터에서는 임피던스 불일치의 영향을 받아서 신호에 노이즈가 유발 된다. 그러므로, 어떤 커넥터를 어떻게 사용할 지의 문제는 매우 중요하고 심각한 문제 중 하나이다

임피던스 컨트롤이 되지 않는 경우, 커넥터 구간에 대해서 임피던스 곡선을 보면 아래 그림과 같다.

PCB 트래이스에서 커넥터와 연결되는 부분에는 패드가 형성이 되는데, 이 패드구간은 C 성분이 크므로 임피던스가 아래로 내려간다. 그리고 이어지는 커넥터의 핀 구간은 일반적으로 L 성분이 훨씬 더 크다. 그리고 다시 다른 보드의 핀 패드 구간이 오면서 C 성분이 보인다. 이 경우 C-L-C 조합의 π 모델로 커넥터를 표현할 수 있다. 반면 커넥터 한 쪽 끝이 동축 케이블 같은 전송선 구간으로 되어서 핀 패드가 없는 경우, 아래 그림처럼 뒤 쪽의 C 성분이 없으므로 그냥 C-L 조합의 Γ 모델로 표현 될 수 있다.

이렇게 만들어진(혹은 추출된) 모델에 신호의 rise time을 바꾸어가면서 simulation을 해보면 유기되는 노이즈의 차이가 달라지는 것을 쉽게 확인할 수 있다.

Connector Pin Assignment

인터커넥션 구간에서 임피던스 불일치가 발생할 수 있는 곳은 드라이버 출력 단, 리시버 입력 단, 그리고 PCB 트래이스가 변경되는 곳 등이 있다. 드라이버나 리시버 단에서는 ‘터미네이션’ 이라는 기술을 사용하여 임피던스가 일치 되도록 만든다. 그러면 트래이스가 변경되는 곳에서는 어떻게 해야 임피던스가 변경되는 것을 막을 수 있을까?

트래이스가 변경되는 곳은 크게 2 곳 이다. 첫째는 PCB 내의 비아(via)이다. 트래이스가 비아를 통해서 다른 레이어로 변경이 될 때, 임피던스가 변할 가능성이 있다. 이것을 막기 위해서는 레이어 변경 시 인접 레이어로 변경하거나, 비아 근접 부위에 레퍼런스를 연결시켜 주는 비아를 만들어 주어야 한다. 두 번째는 커넥터 혹은 소켓을 통해서 다른 PCB로 신호가 넘어갈 때 트래이스의 변경이 생긴다. 이 경우 커넥터의 핀에 신호를 어떻게 할당하느냐에 따라서 신호 품질에 큰 영향을 준다.

먼저, 아래와 같은 경우를 생각해 보자.

이 경우 9개의 신호가 1개의 리턴 경로를 공유하게 된다. 리턴 경로를 살피게 되면 많은 신호가 ground 핀에 몰려 있는 것을 볼 수 있다. 이 경우, 신호와 노이즈가 G핀 근처에서 심해질 것을 예상할 수 있다. 또한 가장 왼쪽 신호의 입장에서 보면, 리턴 신호가 원래 신호 바로 아래 형성되지 않고, 크게 돌아가는 것을 볼 수 있다. 이것은 동일 PCB 내에서 레퍼런스 슬릿 위로 신호가 지나가는 경우와 동일하다고 보면 된다(아래 그림 참조).

처음 그림을 아래 그림과 같은 핀 배치를 조금 조정해 보자. 레퍼런스 핀을 중간으로 옮겼다. 이 경우 그라운드 핀으로 리턴 신호가 몰리는 것은 위와 동일 하지만 몰리는 신호의 분포가 좌우로 분산되어 크로스토크의 영향도 다소 줄일 수 있고, 무엇보다도 돌아가는 리턴 신호의 경로를 위의 경우보다 반 정도 단축시켜서, 이로 인한 루프 인덕턴스 성분을 감소시킨다는 것이다.

레퍼런스 핀의 위치 이동으로 효과를 보기는 했지만, 신호가 고속화 될수록 이것만으로 부족한 경우가 많이 발생한다. 따라서 리턴 경로의 루프를 취소화하고 신호간 크로스토크를 최소화 화기 위해서는 더 많은 레퍼런스 핀을 할당해야만 한다.

정확한 판단을 위해서는 커넥터 모델을 만든 후에 시뮬레이션을 통한 예측을 해보아야 한다.