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 VREF, 신호인가? 파워인가?

  어떤 디바이스들을 보면 Vref 라는 핀을 가지고 있는 경우가 있다. 대표적인 예가 ADC같은 디바이스가 있을 것이다. DDR3 같은 순수 디지털 디바이스도 Vref 핀을 가지고 있다. 이름이 있이하듯 Vref 핀은 기준(reference)를 정해주는 전압(level)이 인가되는 핀이다. 

  통상 기준(레퍼런스)하면 그라운드(ground)를 떠올린다. 모든 신호는 그라운드를 기준으로 레벨이 결정된다. 그럼 Vref가 그라운드와 다른 점은 무엇인가? 그라운드는 디바이스에서 소모되는 전류가 흐르는 경로는 제공하다는 점에서 vref와 다르다. Vref 핀은 매우 높은 임피던스를 갖고 있어서 Vref로는 전류가 (거의) 흐르지 않는다. 이런 면에서 볼 때 Vref는 일정한 전압을 갖으며 전류를 비다이스에 공급하는 파워(VDD 혹은 VCC)와도 다른 특성을 갖는다. 결국 Vref는 특정 전압의 DC 특성을 갖지만 파워로 보기에도 어렵다.

  PCB를 디자인할 때, 이 Vref 핀으로 연결되는 네트(net)를 파워로 간주하여 판(plane)으로 디자인하면 문제가 될 수 있다. 왜 문제가 되는 지 살펴 보자. 먼저 판으로 디자인 하는 이유를 살펴 보자. 판(plane)으로 디자인하는 이유는 크게 3가지 정도가 있다.

  첫째, 신호 트래이스의 임피던스를 제어하기 위한 것이고, 

  둘째, 디바이스에 전류를 원활하게 공급하기 위해서다. 즉 파워 공급 경로의 임피던스를 낮추기 위함이다.

  셋째, 다른 판(그라운드)과 커플링을 증가 시키기 위함이다. 즉 노이즈를 제거하는 경로의 임피던스를 낮추기 위함이다.

  그런데, Vref 핀으로 연결되는 네트를 판(plane)으로 만들게 되면, 위 설명의 3 번째 효과로 인해서 원치하는 효과가 발생할 수 있다. 즉 주변 신호(노이즈)의 영향을 잘 받게 된다. Vref는 기준 전압으로 주변의 노이즈(신호)의 영향으로부터 최대한 격리되어야 하는데, 그 반대로 되는 것이다. 반면 Vref 핀에 연결된 네트는 전류가 (거의) 흐르지 않는 넷트로 판으로 해서 얻는 낮은 임피던스 효과는 별로 없다고 볼 수 있다.

  따라서, Vref는 판이 아닌 트래이스로 디자인 되어야만 한다.

50 오옴 임피던스 제어 어디까지 해야 하나(인터페이스 설계자/PCB 제작자/수입 검사자)

  일반적으로 고속 디지털 보드에서 50 오옴으로 임피던스 제어를 한다. 관리는 통상은 +/-10% 로 하지만, 좀 더 타이트한 관리가 필요할 경우 +/-5% 로 관리를 한다. 임피던스를 관리하는 이유는 신호의 노이즈 마진 중 임피던스 불연속에 의해서 발생하는 부분이 계산된 마진을 넘지 않게 하기 위함이다. 따라서 임피던스 공차의 제한은 인터페이스 설계자가 시스템 성능을 고려하여 결정 한다. 아날로그 신호나 저속 디지털에서는 구지 임피던스 관리를 할 필요가 없다. 신호가 트래이스 구간을 전송선으로 보지 않기 때문이다. 요즘처럼 매우 빠른 고속 디지털 보드이면서 사용 전압이 낮은 경우, 인터페이스 설계자는 임피던스 공차의 한계를 +/-5%로 정할 수 있다.

  제작된 PCB의 임피던스는 TDR 장비를 이용하여 측정하게 된다. 문제는 측정되는 트래이스의 길이가 길어지게 되면, 측정된 임피던스가 처음과 비교하여 상승한다는 것이다. 처음 임피던스가 50 오옴이라 하더라도 트래이스 길이가 길어지면 뒤 단은 50 오옴보다 커지게 된다. 트래이스 길이가 짧을 경우 임피던스가 높아지더라도 52.5 오옴(5% 관리) 이내에 들어올 것이다. 그러나 트래이스가 매우 길면, 임피던스는 관리 목표를 벗어나게 된다. 이것은 TDR 신호가 측정하려는 트래이스를 지나면서 손실되기 때문이다(TDR은 실제를 반영한다).  PCB 내에 긴 트래이스가 있는 경우 그 트래이스는 관리 범위를 벗어날 수 있다. 그렇게 만들어진 보드는 수입 검사자에 의해서 불합격 판정을 받을 것이다. 그러면 그것이 PCB 제작자의 문제인가? 아마도 아닐 것이다.

  원래 SI에서 임피던스 관리라 함은 특성 임피던스(Zo)가 변하지 않게 하는 것이다. 그런 관점에서 보면 처음에 50 오옴의 임피던스가 나오고, 짧은 구간에서 그값의 변화가 없으면 PCB 제작 과정에서 임피던스 관리(제어)는 적절히 잘 이루어진 것이라 볼 수 있다. TDR로 측정한 임피던스가 길이가 증가함에 따라서 상승하는 것은 손실때문이다. 따라서, TDR 측정 시 임피던스 상승으로 인한 spec. over는 손실 관점에서 접근해야할 문제다. 즉, PCB 길이를 짧게 하거나, 트래이스 두께를 두껍게 하거나, pre-emphasis/equalizer 등을 사용해서 해결해야 하는 문제다. 즉 인터페이스 설계자가 처음에 고려해야할 사항이라는 것이다.

  임피던스 관리 측면에서 정확히 50 오옴을 못 맞춘다면 차라리 살짝 높은 편이 살짝 낮은 편보다 좋게 보는 편인데, PCB 제작자는 임피던스를 spec. in 시키기 위해서 아래로 살짝 낮추려 한다. 이것은 실제 신호 관리 측면에서는 바람직한 것이 아니며 눈가리고 아웅 한 것과 같다. 왜냐하면 시작과 끝 사이의 임피던스 차이가 동일하기 때문이다. 즉, 손실은 그대로인데 트래이스에 처음 실리는 전압만 살짝 낮춘 것이기 때문이다(차라리 살짝 높이는 것이 좋은데).

  요즘 디바이스들의 핀 간 pitch가 줄어들고 PCB 제조 공정 기술이 발달하면서 트래이스의 굵기가 100um 이하로 제작되는 경우가 많아지고 있다. 불행한 것은 이 경우, 트래이스의 도체 손실이 더욱 크게 발생한다. 왜냐하면 면적은 길이의 제곱이기 때문이다. 즉 이전과 동일한 트래이스 길이를 가지고 있었는데, 트래이스의 폭이 줄어들면서 이전보다 손실이 훨씬 커질것이다. 이런 상태에서 임피던스를 제작자에게 맞추라고 한다면 답이 나오지 않을 수 있다. 수입 검사자는 제작업체가 제대로 만들지 못한다고 생각할 것이고, 제작 업체는 나름 최선을 다하겠지만 골탕먹는 꼴이 될 수 있다. - 요즘 0.5 oz에 수십 um 트래이스 폭으로 PCB가 제작되면서 예전에는 잘 보이지 않던 손실이 크게 보이고 있다.

  임피던스와 손실은 재료의 선택과 물리적 구조로 결정이 된다. copper라고 하는 재료는 PCB에서 바꿀 수 있는 재료가 아니다. 유전체는 어느 정도 선택을 할 수 있지만, 어쨌든 제한은 있다. 따라서 이러한 제한된 조건 하에서 시뮬레이션 등을 통하여 관리 범위 등을 예측하고 그에 합당한 디자인을 해야 할 것이다. PCB 제작자가 그 한계를 뛰어 넘는 PCB를 만들어 줄 수는 없기 때문이다.

※ 트래이스 폭, 두께, 길이, 유전체 등이 포기 할 수 없는 요소라면, 성능 degrade로 trade-off 할 수 있을 것이다.

Lecture1 - Signal Integrity.pdf

Lecture 2 - Time Domain & Frequency Domain

Lecture 3 - Impedance & Model

Lecture 4 - Transmission Line

Lecture 5 - Reflection

Lecture 6 - Loss

Lecture 7 - Crosstalk

Lecture 8 - Differential Signaling

Lecture 9 - Decoupling

Lecture 2~9는 유료 입니다. 문의는 specctra@gmail.com으로 문의 주세요.