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보드에서 사용되는 소모 전류량이 큰 경우 전원을 판(plane)으로 디자인 하는 경우가 많다. 이 때 판 구성을 어떻게 하는 것이 저항을 적게 하는데 효율적인 것인인지 살펴 보자. -  전원을 판으로 만들면 신호의 리턴 경로로 사용할 수 있는 있점도 있다.

아래 제일 위 그림은 600mm x 400mm 크기의 보드로 A부분에서 B 부분으로 파워를 전달하는 경우를 보여주고 있다. 흐르는 전류는 40A로 매우 큰 전류다. 저항 성분으로 인한 전압 강하를 최소화 하기 위해서 판 전체를 단일 파워 네트로 설정하였다. A-B 구간의 저항 성분은 시뮬레이션 결과 대략 13.5 mohm으로 나왔다. 결과적으로 0.54 V의 전압 강하가 보드에서 일어난다.

그럼 판의 크기를 반으로 줄이면 결과는 어떻게 될까? 반으로 줄어든 판을 다시 반으로 줄인다면?

위 테이블은 판을 반으로 줄여가며 DC Resistance가 얼마나 줄어드는지 살펴본 결과이다. 판의 면적을 1/4로 줄여도 DCR은 2%정도밖에 증가하지 않는다. 즉 IR Drop도 2% 정도 밖에 증가하지 않는다는 것이다. 1/8정도 줄었을 때 의미 있는 변화가 발생하기 시작한다.

위 보드에서는 A-B 구간과 같은 곳이 4 곳 있었기 때문에 여러 파워-그라운드 plane pair도 4개를 사용하였다. 층 8개의 레이어를 파워 공급을 위해 사용한 것이다. 그런데, 위 결과를 보면 판을 1/4로 줄여도 DCR에 큰 차이가 없음을 볼 수 있었다. 따라서 판의 싸이를 기존보다 1/4로 줄이고 대신 남는 면적에 다른 파워-그라운드 쌍을 배치하는 식으로 구성하면 2개의 레이어로 기존 8개의 레이어로 구성한 것과 비슷한 결과를 얻을 수 있다. 그리고 1/4 크기로 구성된 파워-그라운드 쌍을 8 레이어를 활용해 배치하면 DCR을 기존 것 대비 1/4로 줄일 수 있다. 즉 IR Drop을 기존 0.54 V에서 0.135V로 낮출 수 있다.

여기서 알아야 할 것은 판이 커진다고 해서 무조건 저항이 줄어드는 것은 아니라는 것이다. 어차피 판과 연결되는 지점은 포인트 개념 이고, 이 포인트로 전류들이 밀집되어야 하기 때문에 포인트로부터 일정 거리를 벗어나면 판이 커져서 저항이 줄어드는 효과가 확연히 떨어질 수 있다.

 며칠 전 어떤 PCB 디자인의 SI를 검토하다가 발견한 문제인데, 아직도 많은 PCB 디자이너 및 HW 엔지니어가 리턴 경로에 대한 인식이 부족한 것 같아, 오늘은 그것에 대해서 다시 그 문제를 상기 시켜 본다.

SI가 중요한 보드들은 대개 싱글 스트립라인으로 디자인되는 경우가 많다(아마도 듀얼 스트립의 크로스톡 문제를 최소화 시킬 목적으로 그렇게 할 것이다. 그것이  얼마나 효과적인지 오늘은 따지지 말자). 이 때, 신호를 감싸는 판(plane)을 대부분 그라운드 판으로 만든다. 이것이 너무도 머리 속에 잡리잡고 있어서 그런 걸까. 그라운드가 아닌 다른 판으로 감싸야 하는 경우가 있는데도 불구하고 그라운드로 감싸는 경우를 보았기 때문에 하는 말이다.

 우리가 사용하는 디바이스들은 크게 모스(MOS) 계열과 바이폴라(Bipolar) 계열이 있다. 요즘 대부분의 디지털 디바이스는 MOS를 사용하지만 고속 신호가 필요한 경우 Bipolar를 사용한다(Bipolar의 스위칭 속도가 MOS보다 빠르다). MOS 디바이스에서는  전원을 VDD(positive), VSS(negative)로 표현을 한다. 그리고 MOS 디바이스에서 나오는 신호들은 대부분 암묵적으로 VSS를 reference로 정해 놓고 쓰고 있기 때문에 신호 선을 감싸는 판을 VSS에 연결하게 된다(VDD는 전원 종류가 달라질 수 있기 때문에 reference로 잘 사용하지 않는다). VSS는 전원의 레퍼런스인 ground에 연결이 되기 때문에 VSS를 ground라고도 부른다.

bipolar 디바이스의 경우 전원을 VCC(positive), VEE(negative)로 표현을 한다. 여기서 VEE는 ground보다 낮은 전원이 인가되는 경우가 많다. 따라서 VEE 전원은 ground될 수 없다(경우에 따라서 VEE를 ground로 묶어 사용하는 경우도 있지만).  그럼 바이폴라 디바이스에서 나오는 신호의 레퍼런스는 어떤 판을 레퍼런스로 사용해야 할까?  가장 좋은 정답은 VEE나 VCC를 레퍼런스로 사용하는 것이다.  다음 3가지 경우를 살펴 보자.

그림1. 가정 일반적인 경우(VSS를 레퍼런스로 사용)

그림2. VDD를 레퍼런스로 사용하는 경우

그림3. 바이폴라 디바이스에서 VSS를 레퍼런스로 사용하는 경우 

그림4. 바이폴라 디바이스에서 VEE와 VSS가 상관 관계가 없는 경우

위 그림 1은 가장 쉽게 볼 수 있는 일반적인 경우이다. MOS 디바이스에서 VSS를 레퍼런스로 해서 신호를 보낼 때이다. 이 경우 신호는 깨끗하게 잘 전달이 된다. 그림 2는 사실상 그림 1와 동일한 성능 특성을 보인다. 레퍼런스로 VSS 대신 VDD를 사용했을 뿐이다. 실제의 경우 VDD핀보다 VSS핀이 더 많고 최적화 되어 있을 수 있지만, 일단 다른 조건이 동일하다는 가정하에 VDD 레퍼런스는 VSS 레퍼런스와 동일한 성능을 보장한다.

그림 3은 bipolar 디바이스에서 나온 신호가 VEE가 아닌 VSS를 레퍼런스로 해서 라우팅 된 경우이다. 이 경우 신호가 처음 진행을 시작할 때 큰 인덕턴스 성분을 보게된다. 즉 신호의 품질에 영향을 준다.

그림 4가 그림 3과 다른 점은 VEE판과 VSS 판 사이에 상관 관계(경로)가 없다는 점이다. 그림 3의 경우 VEE와 VSS 판이 서로 겹쳐 있다(그 사이에 다른 판이 끼어 있을 경우 선능에 영향을 주지만 어쟀든 경로를 갖게 된다). 그림 4의 경우 신호는 목적지로 전달될 가능성을 거의 잃게 된다. 대부분의 신호 성분은 신호를 보낸 자신 쪽으로 되돌려 진다.

다음 파형은 위 3가지 경우의 임피던스 특성을 보여준다.

녹색은 그림 1, 2에 해당하는 경우로 임피던스가 균일한 것을 볼 수 있다. 파란색은 그림 3에 해당하는 경우로 처음에 VEE에서 VSS로의 리턴 경로에서 큰 인덕턴스 증가를 경험하게 된다. 두 판사이의 거리가 멀수록 신호 왜곡은 더 커진다. 빨간색은 그림 4에 해당하는 경우로 신호는 전파를 시작하자마자 매우 큰 임피던스를 경험하며 신호를 다시 반사시키게 된다.

아래 파형은 출력단쪽에서 본 전달된 신호이다.

일반적인 경우(그림 1, 2)는 깨긋한 파형이 목적지에 전달 된다(녹색). 반면 부적절한 레퍼런스를 사용했을 경우(그림 3) 파형에 노이즈가 관찰된다(파란색). 그리고 그 때 VEE-VSS의 관계에 따라서 노이즈의 강도는 약해질 수도 혹은 강해질 수도 있다. 마지막으로 리턴 경로가 없다시피한 경우(그림 4)에는 신호가 제대로 전달되지 않는 것을 알 수 있다(빨간색).

레퍼런스는 무조건 Ground가 아니라, 상황에 따라서 적절히 선택되어야 한다!!!

내가 2002년도에 SI 공부를 시작할 때 보았던 교재들로 큰 도움이 된 책들을 소개한다. 소개되는 순서는 내가 책을 본 순서이기도 하다.

1. High-Speed Digital Design(하워드 존슨)

   당신이 하드웨어 엔지니어라면, 이 책을 먼저 볼 것을 권한다. 나중에 2권이 나왔지만 그것은 별로 추천하지 않는다.

2. Signal Integrity Issues and Printed Circuit Board Design(더글라스 브룩스)

   당신이 PCB 디자이너라면, 이 책을 먼저 볼 것을 권한다. 아주 쉽게 설명이 잘 되어있다.

3. Signal Integrity Simplified(에릭 보가틴)

   3권을 모두 사기에 주머니 사정이 여의치 않을 경우, 그냥 이 책 한권을 사면 된다.

오늘 아마존 검색을 하니 PI까지 곁들인 책이 나와 있다. 그걸로 사되 될 것 같다(읽어 보지 않아서 확신할 순 없지만...)

그림은 모두 amazon.com 에서 가져왔고, 클릭하면 해당 페이지로 이동한다.