PCBInside

Component’s Pin Map

 

인터커넥션 구간에서 임피던스 불연속이 일어나는 구간은 드라이버 단, 리시버 단, 전송선 구간 중 트래이스의 변화가 발생하는 곳이다. 이 중에서 드라이버 단의 영향을 예를 들어 살펴보자. 예는 BGA 형태를 갖는 64핀 칩을 가정하자. 그리고 PCB 디자인을 할 때 레퍼런스를 그라운드만 설정한 것으로 가정하자.

이 칩은 전체 핀이 64 핀이고 그 중에서 신호는 56 핀, 파워 4 핀, 그라운드 4 핀으로 구성되어 있다. 그라운드 1 개 핀 당 14 핀의 신호에 대한 리턴 전류를 감당해야 한다. 적지 않은 수 이지만, 이것이 적정한 지 그렇지 않은 지는 신호의 transition time과 관련이 있으므로(즉 상대적이므로) 나쁘다고 단정지을 수는 없다. 어쨌든, 핀 맵을 보고 예상할 수 있는 것은 그라운드에서 가장 먼 신호 핀이 가장 나쁜 특성을 보일 가능성이 높다는 것이다. 그림에서는 각 모서리 4 부분 이다. 그림에서 빨간색 화살표 부분이 가장 먼 경우인데, 이 거리가 신호의 트랜지션 타임을 고려한 거리보다 길면 노이즈가 유발될 수 있다. 그러나 아마도 패키지 디자이너가 패키지를 디자인할 때 그렇게 만들지 않았을 것이다.

동일 패키지에서 그라운드 핀의 위치를 바꾸면 다른 신호 특성을 얻을 수 있다. 아래 그림은 그라운드 핀의 위치를 중앙에서 약간 바깥쪽으로 이동한 것이다. 그라운드 핀 차체에서 전류의 밀도는 같지만 전류가 핀 둘레에 기존보다 골고루 퍼진다. 그리고 그라운드 핀으로부터 가장 먼 신호 핀까지의 거리가 기존보다 줄어들어 가장 나쁜 신호의 특성을 좀 더 완화 시켜줄 수 있다. 또한, 파워 핀과의 거리가 가까워져서 파워 공급 측면에서의 디커플링 작업을 할 때 유리하게 작용할 수 있다.

FPGA처럼 신호 핀을 사용자가 임의로 ‘0’으로 고정시킬 수 있다면, 사용하지 않는 핀에 대해서 ‘0’으로 처리해주면(하드웨어와 프로그램 모두), 이 신호 핀에 대해서 가상적으로 그라운드 핀과 같은 효과를 낼 수 있다(아래 그림에서 빨간색 ‘G’ 표시). 그래서 리턴 전류를 분산시킬 수 있고 신호를 더 좋게 만들 수 있다.

보드 디자인 관점에서는 그라운드뿐만 아니라 파워에 대해서도 같이 레퍼런스로 활용하면 리턴 전류의 분산 효과로 신호의 특성을 더 좋게 할 수 있다.

Timing and Trace Length Match

 

PCB 디자인 작업을 하다 보면, 여러 신호 선들의 길이를 맞추는 경우가 종종 있다. 어느 정도까지 정확하게 길이를 맞추어야 할까?

길이를 맞추는 이유는 신호들 간의 타이밍 마진을 더 많이 확보하여 타이밍 에러가 발생하지 않도록 하기 위함이다. 어떤 신호든지 정상적으로 인식이 되려면 인식 시점을 기준으로 최소한 어느 정도 전 시점에서 미리 안정된 상태로 되어 있어야 하며 인식 시점 후로도 그 상태를 어느 정도 유지해 주어야 한다. 이것을 setup time과 hold time이라고 부르고, 칩의 데이터 시트에 specification으로 정의되어 있다.

아래 그림의 왼쪽은 트래이스의 길이를 맞추지 않은 경우이고 오른쪽은 길이를 맞춘 경우이다.

길이를 맞추지 않으면 신호들이 목적지에 도착할 때 제일 빠른 신호와 제일 긴 시호의 시간 차이만큼 타이밍 마진이 줄어들게 된다. 즉, 길이 차이가 시간 차이고 줄어든 타이밍 마진 폭이다. FR-4 PCB의 경우 신호의 전송 속도가 140 mm/ns 이므로, 140 mm당 1ns의 타이밍 마진이 줄어든다. 다시 계산하면 10 mm 당 70 ps의 마진이 줄어든다. 길이당 줄어드는 마진은 고정된 값이므로, 어느 정도까지 허용할 지는 시스템 동작 주파수와 관련 될 수 밖에 없다. 아래를 예로 보자.

Margin = (Period – (Output Delay + Output Skew/2) – Propagation Delay – Input Setup – Input Hold)/2

Clock dispersion은 무시.

신호 처리를 위한 동기 방식은 크게 2가지로 볼 수 있다. 하나는 위 예의 Global clock Sync 방식으로 보드(시스템) 전체에서 하나의 동일한 클럭을 가지고 동기 시키는 방식이다. 이 방식은 하나의 클럭으로 모든 부분이 제어되기 때문에 제어가 쉬운 반면에 클럭이 각 부분에 도착했을 때 트래이스의 길이 차이에 의해서 클럭이 동일 시점에 동기 되지 않고 어느 정도 분포를 갖는다는 것이다. 또한 신호를 주고 받는 칩과 칩 사이의 거리가 멀어지면 신호 전달 시간이 길어져서 timing margin이 줄어들게 된다. 위 예를 보면 동작 주파수가 올라가면서 칩의 성능이 어느 정도 개선됨에도 불구하고 타이밍 마진이 줄어드는 것을 볼 수 있다. 마지막 경우(1000 MHz)에는 역 마진이 발생한다. 즉 시스템 타이밍을 만족할 수 없는 상황이 발생하므로 시스템을 구성할 수 없다. 첫 번째 경우(300 MHz)에서는 마진이 140mm 이므로 신호 트래이스 간에 길이 차이가 30 mm 정도 발생한다고 해도 정상 동작이 아마 보장될 것이다. 그러나 세 번째 경우(800 MHz)에서는 30 mm의 길이 차이는 곧 타이밍 에러를 유발 한다. 두 번째의 경우라면 거의 marginal 하다.

Global Clock Sync 방식. 데이터 라인 길이에 따라서 타이밍 마진이 결정된다.

  신호 처리를 위한 두 번째 동기 방식은 주가 되는 칩에서 종이 되는 칩에게 클럭과 신호(데이터)를 같이 보내는 방식이다. 이렇게 하면 신호 전달 시간만큼을 마진 계산에서 뺄 수 있으므로 타이밍 마진이 그 만큼 늘어난다. 이런 클럭 동기화 방식을 Source Clock Sync라고 부른다. 위 마지막 경우에서 클락-싱크의 경우 역 마진이 발생하였지만, 소스-싱크의 경우 336 ps(47 mm)의 마진이 발생한다.

  소스-싱크에서 클럭의 스피드가 더 올라가게 되면 길이를 아무리 맞추어도 칩 자체의 특성으로 인한 마진 한계에 부딪히게 되므로 라인 하나에 클럭과 신호를 섞어서 보내는 기법을 사용하게 된다.

Transition Time and Fabrication Process Technology

 

얼마 전에 하이닉스 에서 세계 최초로 44 나노 1Gb DDR3 D램을 만들었다는 기사가 실렸다(2009.2.8). 여기서 말하는 44 나도는 FET 반도체에서 게이트의 폭을 말하는 것으로 게이트 폭이 44 나노미터(nm)라는 것이다. 지금 대중적인 것은 60 나노에서 90 나노 대 이다. 물론 레거시 디바이스들은 130나노 이상의 공정도 많이 사용한다. 공정 기술의 발달로 기본 소자인 트랜지스터의 크기자 자꾸 줄어들고 있다. 소자의 크기자 줄어들기 때문에 단위 면적당 더 많은 소자를 만들 수 있고 결과적으로 비용이 절감되는 효과가 발생한다.

그런데, 이렇게 게이트 선 폭이 줄어들면, 보드 디자이너의 입장에서 최대 관심사 중에 하나인 신호의 transition time이 변하게 된다.

 

위 그름의 오른쪽이 기존 공정이라고 하고 왼쪽이 새로운 공정이라고 하자. 기존 공정에서 제작된 트랜지스터의 경우, 게이트에 전압이 인가 되어 스위치가 켜지면 드레인(D)의 레벨은 소스(S)의 레벨에 따라서 변하게 된다. 이 때 드레인의 레벨이 변하는 시간(T1)은 소스에서 전류가 드레인 쪽으로 흘러 들어오는 데까지 걸리는 시간에 비례한다. 그런데, 그 시간은 곧 게이트 아래 형성되는 채널의 길이(L1)와 비례하므로 T1 ∝ L1의 관계가 형성된다. 따라서, 새로운 공정에서 제작된 트랜지스터는 게이트의 길이(L2)가 줄어들었으므로, 스위치가 켜졌을 때 드레인에서 레벨이 변하는 데 걸리는 시간(T2)도 줄어들게 된다.

디지털 엔지니어 관점에서, 이렇게 시간이 줄어들게 되면, 동작주파수 대비 불확실한 구간이 짧아지게 되므로 좀 더 동작 주파수를 올릴 수 있는 마진이 생기게 된다. 즉, 어떤 회로적 수정 없이 동작 주파수를 좀 더 올릴 수 있다. 따라서, 공정이 작아지면, 제작 비용도 줄이고 성능도 좋아지는 1석 2조의 효과(도랑 치고 가제 잡고, 마당 쓸고 돈도 줍고, 님도 보고 뽕도 따고)가 발생한다.

그러나, 보드 디자이너의 관점에서는, transition time이 짧아진다는 것은 곳 더 큰 고주파가 발생된다는 의미이고, 노이즈 마진을 손해 본다는 의미이다. 예들 들어, 회로 수정 없이 크기만 줄어든 칩이 있을 경우(따라서 기능은 똑 같은), 기존 칩보다 노이즈를 더 많이 유발할 것이므로, 노이즈 대비책을 재 검토하지 않으면, 보드 레벨에서 오 동작을 유발할 수도 있다.

기능은 같지만 진보된 공정으로 새로 제작된 부품들이 많이 나온다. 따라서, 기존 칩 대신에 새로운 칩이 채택될 경우에, 보드 레벨에서 이런 칩들이 문제를 일으킬 지 여부에 대해서 반드시 선행 검토가 되어야 한다.