Bypass Capacitor의 위치

원 포인트 레슨 2011. 11. 17. 09:46

 power pin 옆에 배치를 해야 할까? 아니면 ground pin 옆에 배치를 해야 할까그것도 아니면 power pin ground pin의 중간에 배치를 해야 할까?

 driver에서 나간 signal board를 통해서 반드시 driver로 되돌아 온다. bypass capacitor의 역할 중 하나는 이 되돌아 오는 signal driver로 잘 되돌아 오도록 경로를 제공하는 것이다driver HIGH drive하게 되면 power pin으로 전류가 들어가 신호핀으로 나와서 보드를 돌아서 다시 driver 칩의 power pin으로 들어가게 된다. 마찬가지로 driver  LOW drive하게 되면 ground pin으로 (negative)전류가 들어가 신호핀으로 나와서 보드를 돌아서 다시 driver 칩의 ground pin으로 들어가게 된다.

 그런데 여기서 명실할 것은 power ground plane으로 되어 있을 경우 return signal은 신호 trace와 가까운 쪽의 plane을 이용해서 돌아온다는 것이다. 그것이 power plane이든 ground plane이든 상관 없다. 이것은 loop inductance가 최소화 되는 경로를 택하기 위한 자연스런 현상이다신호선에 power plane이 가깝다고 가정을 하면, driver HIGH drive하면 return 되는 신호는 power plane을 타고 돌아와서 자연스럽게 power pin으로 들어간다. 그런데, driver  LOW drive하면 return 되는 신호는 power plane을 타고 돌아오다가 칩 근처에 와서 bypass capacitor를 경유하여 ground plane으로 이동을한 후 ground pin으로 들어간다. 이 때 return 신호가 bypass capacitor를 지나가면서 power supply noise가 유발되게 되는 것이다. (물론 bypass capacitor가 없다면 plane간의 parasitic capacitance을 이용하여 신호가 jumping하므로 더큰 noise가 유발될 수 있다). 반대로 ground plane signal trace에 가까울 때도 위와 동일한 현상으로 설명을 할 수 있다.

 중요한 것은 loop inductance를 최소화 해야 한다는 것이다. capacitor  power pin 옆에 있거나 ground pin 옆에 있거나 혹은 그 사이이에 있거나 하는 것은 작은 차이를 줄 수 있다. 그것은 design stack up 구조에 따라 적절히 선택할 수 있을 것이다. 그러나 capacitor power - ground pin의 간격보다 더 멀리 배치하는 것은 좋지 않다.

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SMA interface design

원 포인트 레슨 2011. 11. 16. 10:20
 PCB design에서 SMA connector 선택 및 배치 와 라우팅의 중요성에 대해서 이야기 하겠다. 지금 소개되는 이야기는 Xilinx에서 Virtex-II Pro MGTs에 SMA Connector를 interfacing하면서겪은 이야기 이다.
 처음에 아무 생각 없이 IMC 타입의 SMA(Sub Miniature version A)컨넥터를 Top 면에 배치하였다. SMA 컨넥터를 통하여 다른 컨넥터로 loop back 시켜서 UART 테스트를 실시해 보았다. 테스트는 65K의 패킷을 보내어 byte error가 몇 번 발생했는지를 체크하는 것이다. 첫번째 테스트에서 136개 두번째 테스트에서 306개의 에러가 발견되었다. 이것은 -5 speed의 제품으로 2.0 Gbps로 테스트가 되었다. -6 grade 제품으로 3.125 Gbps로 테스트를 했을 때는 첫번째는 5,527개 두번째는 8,270개의 에러가 발생했다. SMA 컨넥터를 거치지 않고 PCB에서 trace자체로 loop back된 경우에는 에러가 발생하지 않았다.
 TDR Meter로 측정한 결과 SMA connector 부분에서 큰 impedance discontinuity(40 ohm)가 발생하였다. stub의 영향을 의심하여 컨넥터의 through-hole stub을 보드 뒷면에서 자른 후 테스트(3.125 Gbps)를 실시한 결과 첫번째 테스트에서 168개 두번째 테스트에서 273개로 에러가 20배 이상 감소함을 보였다. 뒷면 컨넥터 부위를 갈아서 완전히 평탄하게 했을 때는 에러가 115개 에서 134개로 줄었다. 그러나 여기서 생각할 수 있는 것이 FPGA도 top 면에 있고 connector도 top면에 있고 trace도 top면에 있으므로 board 두께만큼의 stub이 여전히 존재함을 알 수 있다. 따라서 connector를 뒷면으로 옮기고 테스트한 결과 에러가 발생하지 않았다.
 컨넥터는 편의상 위에 두기를 원했으므로 보드를 revision하여 trace를 botttom면으로 보내서 through-hole 자체가 transmission line의 일부가 되게 하였다. 그 결과 컨넥터 부위에서의 impedance discontinuity가 25 ohm으로 줄어들었다.
 결론적으로 high speed를 위한 SMA connector는 SMC 타입으로 하는 것이 좋고 배치 및 라우팅 레이어도 신중이 고려를 하여야 한다.

예전에 읽은 Xilinx 문서 어딘가에서 읽은 내용이며 본인이 직접 경험한 내용이기도 함. - 김선환


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Squeeze layer stack

원 포인트 레슨 2011. 11. 16. 10:13
 예전에는 backplane에 대해서 걱정을 하지 않았다. 제조 가능한 범위 내에서 어떻게 만들든 문제될 것이 없었다. 그러나 이제 working speed가 1GHz가 넘어가면서 걱정이 되기 시작했다. backpalne의 두께가 performance에 영향을 줄 정도가 되었기 때문이다.
 
아래 그림은 전형적인 6mm 정도의 두께를 가진 유전율 4.3의 thorugh-hole(press fit) backplane via의 S21 transmission coefficient를 보여준다. 이 그림은 layer-1에서 바로 인근 layer로 signal이 진행하는 가장 worst 한 경우를 보여준다(via body의 bulk나 dangling 등은 그대로 둔다고 가정한다).

 빨간 점선은 via가 단지 capacitance(2.4pF)만 갖고 있다고 가정하여 lumped-element로 모델링했을 경우이다. 그러나 실제 performance는 빨간 실선처럼 나쁘게 나왔다. current의 path는 via 자체를 지나면서 solid plane에 displacement current가 흐른다 그리고 마침내 via impedance가 측정되는 부근을 지나게 된다. 회로적으로는 capacitor에 inductor가 직렬고 연결된 것 처럼 보이게된다. 따라서 F = 1/(2*pie*sqrt(LC))의 주파수에서 공명이 발생한다(대략 5.5GHz 부근). 이 부근에서 신호는 왜곡이 되게 된다. 심지어 공명주파수보다 훨씬 아래인 2GHz 부근에서도 2.5dB의 via attenuation이 발생한 것을 볼 수 있다.

 녹색 실선은 backplane을 좋은 재질(TLE-95, e = 2.95)로 바꾸었알 때를 보여준다. 이 재질은 유전율을 2.95/4.3 만큼 나주어 주는 효과가 있다. 낮아진 유전율은 via의 parasitic capacitance를 같은 비율로 낮추어 준다. 거기다 아래 그림처럼 원래것에 비해서 보드의 두께를 30%가량 낮출 수 있다. 따라서 via의 길이도 작아져서 parastic inductance를 줄인다.

 via를 줄이는 또 하나의 방법은 backdrilling 혹은 blind 나 buried via를 조합해서 사용하는 것이다.
 
High Speed Dignal Design online newsletter Vol.7 Issue 04 에서 요약  - 김선환 -



 

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