PCBInside

Question : 

 저는 수년동안 high-speed-board design을 하다가 이제는 telecom bussiness 때문에  backplane design을 합니다. 사용되는 파워는 -48V와 -48V return 인데, backplane의 모든 line card에 사용이 됩니다. 각 line card는 isolating dc/dc converter가 있어서 -48V를 5V와 3V로 변환하여 사용합니다. line card 사에에는 많은 1.25-Gbps의 differential signal pairs가 backplane을 지나 갑니다.

1. -48V와 -48V return supplies를 위해서 backplane에 power plane을 할당할 필요가 있을까요?

2. differential stipline이 -48V/-48 RETURN plane을 reference하게 할 수 있나요?

3. 만약 2번을 하게 한다면, -48V supply의 noise는 어떻게 다루어야 하나요?

4. edge-coupled 가 broadside-coupled 보다 좋은 이유는 무엇인가요?

 

dc/dc converter가 "isolated"라면, -48V/-48 RETURN 와 5V, 3V, 그리고 gournd 사이에는 어떠한 DC 관계도 없음을 의미합니다. 이런 경우라면 -48V/-48 RETURN 를 위해서 solid plane이 필요하지는 않습니다. dc voltage drop이 너무 생기지 않는 범위내에서 그냥 굵은 trace로 충분합니다. 경우에 따라서는 2-oz 를 사용할 수도 있습니다. 이렇게 하는 것이 layout의 space를 적게 차지하는 것입니다. 큰 전류를 흘려야 한다면 metal bus bars를 사용해서 motherboard에 bolt를 체결할 수 있습니다. 그리고 케이블을 직접 bus bars에 연결하면 됩니다.

 motherboard 안에서 많은 solid plane이 chassis ground와 연결됩니다. 이 레이어를 chassis_A라고 부르면, 이 plane는 routing layers를 분리하게됩니다. 따라서 모든 traces는 chassis ground를 reference하게 됩니다. motherboard의 양 바깥쪽에는 solid chassis_A plane을 둡니다. 그리고 이 plane의 가장자리에 strip을 노출시켜서 product chassis와 연결시킵니다. chassis_A plane은 virtual sea of vias를 이용해서 연결합니다. via의 간견은 signal rise and fall time보다 가까워야 합니다.

 differential driver가 완변하게 균형이 맞지 않는면 chassis_A layer는 fast transitients의 일부를 전달해야 합니다. 따라서, chassis_A layer의 어떤 한 부분은 motherboard와 같은 potential이 아닙니다. card가 "quiet: chassis connection을 요구할 경우, I/O signals에 low pass filtering을 사용해야하고 두번째 chassis layer(chassis_B)가 필요합니다. chassis_B는 그 끝에서 product chassis와 연결하고 다른 어떤곳에서도  chassis_A와 연결하지 않습니다. chassis_B는 다른 fast digital signal의 reference로 사용해서는 않됩니다. 이런 목적을 위해서 완전히 다른 혹은 chassis_A의 고립된 일부분을 사용할 수 있습니다.

 전기적 고려보다는 경험적으로 edge-coupled가 boardside-coupled보다 더 많이 선택이 됩니다. boardside는 via에서 약간의 asymmetry가 있고 다른 레이어를 이용해서 제조되기 때문에 더 타이트한 제조를 요구하게 됩니다. asymmetry와 tolerance 문제를 피하기 위해서 A-S-S-A-S-S-A-S-S-A board stack 구조를 가진 edge coupled를 추천 합니다. A는 chassis_A plane이고 S는 6개의 signal layer인데 각 cavity속의 signal layer는 수평과 수직 routing에 사용 됩니다.

EDN Magazine May 25, 2000 에서 요약  - 김선환

Question :  
 PCB 제조 업체의 엔지니어인데요. immersion gold의 사용에 대한 다양한 process를 시도하고 있습니다. copper pad 위에 대략 3 um 1정도의 nickel을 deposition 한 후에 0.13 um 정도의 gold를 deposition 합니다. 2가지 경우에 대해서 조사를 해보았는데, 첫째는 모든 traces/pads에 대해서 nickel을 coating한 후에 solder mask를 적용하는 것이고 두번재는 solder mask를 traces에 먼저 적용한 후에 pads에만 nickel과 gold를 적용하는 것 입니다. traces 위에 얹어진 Ni/Au에 의해서 유발되는 skin effect의 변화에 대해서 조언을 얻고자 합니다. TDR tester를 사용해본 결과 characteristic impedance에는 별 차이가 없어 보였습니다. 실제로 어떤 potential problem이 있는 걸까요?
 

Answer :
 nickel이 magnetic이라는 것을 지적하면서, 또한 copper에 plating할 수 있는 chemistry가 잘 정립되어 있다는 내용이 담긴 "steel-plated power planes"를 쓰고 난 후부터 많은 질문을 받았습니다. 재미있는 것은 nickel의 magnetic permeability는 steel이 주변에 없어서 극적인 효과는 거의 없지만 조사해볼 가치는 충분히 있습니다.

 nickel plating의 높은 magnetic permeability 때문에, conductor의 nickel 쪽에서의 skin effect에 의한 저항은 bare-coper(core)쪽보다 훨씬 큽니다. 아마도, 한쪽의 저항값이 크더라도 다른 면에 good copper trace를 갖고 있기 때문에 괞찮을 거라고 생각할 수 있습니다. 바닥면은 nickel plated 면과 평행인 것처럼 여겨질 수 있습니다. 그래서, 니켈면쪽 저항이 무한대라 하더라도 그외 모든 저항값의 두배 만큼 나빠지지 않을 거라 생각할 수 있습니다. 그러나 이것은 불행하게도 잘못된 분석 입니다. 고주파에서, 전류는 TRACE의 SKIN RESISTANCE 에 상관없이 Total inductance가 최소화되는 구조가 되도록 가장자리에 분포를 하게 됩니다. 즉, 바깥쪽(plating쪽)의 skin resistance가 바뀌면, 매우 높은 주파수에서 trace 주변의 current 분포에 변화를 주게 되어 고주파를 제한하게 됩니다.

 DC에서 전류는 total dissipated power를 최소화 하게 분포를 합니다. 예를들어, 저항 A와 저항 B가 병렬(평행)이고 각각 저항값이 2이면, total저항은 1이 됩니다. 만약 A의 값을 두 배로 키우면(4) DC 저항 값은 (4*2)/(4+2) = 4/3 이 됩니다. DC에서는 A에서는 더 적은 전류가 흐르게 되고 B로 더 많은 전류가 흐르게 됩니다. 그리고 종합적으로는 더 적은 소모가 이루어지게 됩니다. A 값을 어떻게 하든지 병렬 조합은 2보다 클 수 없습니다.

 고주파에서는, 전류의 분포가 overall inductance를 최소화하게 분포합니다(이것은 회로를 감싸는 magnetic field에 저장되는 에너지가 최소화되게 합니다). PCB trace에서 이것은 top과 bottom에 전류의 ratio가 inductance에 의해 고정이 되고 두 표면의 표면저항의 변화에는 반응을 할 수 없음을 의미합니다. 위의 예로 다시 돌아가서 A를 microstip의 top surface라고 하고 B를 bottom surface라고 합시다. A의 resistance 값을 2배로 해도 current는 변하지 않으며 A에서 소모되는 power는 2배가 됩니다. A가 power의 절반을 소모하기 시작하면 total dissipation은 (1/2)*2 + (1/2) = 3/2. 가 됩니다. power가 effective resistance에 비례하는 constant-current 회로에 대해서는 50%(원래 값의 3/2)까지 effective resistance가 증가 했다고 말 할 수 있을 것입니다. A의 resistivity를 10배 증가시키면 effective resistance는 (1/2)*10+(1/2) = 5.5 배 까지 증가 합니다. 표면 저항의 증가는 전체 effective resistance의 계속되는 증가를 가져 옵니다. 이 효과가 얼마나 나쁜지를 계산해 봅시다.

 copper에 대한 nickel의 resistivity는 k = 4.5 입니다. 1 GHz에서 nickel의 magnetic permeability는 5 ~ 20 입니다(여기서는 u=10으로 하죠). 1 GHz에서 nickel의 surface resistance의 증가는 k * u = 6.7 입니다. 50-ohm FR-4 pure-copper microstip에서 top side의 current density는 대략 전체의 1/3 이라고 하면, 1/3의 dissipation을 6.9의 factor로 증가시키면 loss는 ((1/3)*6.7 + 2/3) = 2.9 가 됩니다. 이것은 대충 resistive trace loss의 3배 정도 입니다. 1 GHz의 주파수에서 nickel plating은 effective useful trace length를 1/3로 감소 시킵니다. 1 GHz에서 nickel의 skin depth를 체크해 보았더니 대략 1.4 um 였는데 이것은 nickel plating 보다 얇은 값입니다. nickel plating의 두께를 gold만큼 얇게 할 수 있다면 nickel의 효과는 미미할 것입니다. 그러나 그렇게 하면 barrier layer로서의 역할을 하지 못 할 것입니다.

 TDR waveform에서 어떤 series resistance의 존재는 위로의 tilt를 보입니다. 아마도 trace가 처음에 약간 낮은 impedance를 보여준다고 생각할 수 있습니다(high frequency에서). 그리고 점점 시간이 지나면서 큰 값으로 가는 것 처럼 보일 수 있습니다(low frequency). tilt의 양은 series resistance 의 양에 달려 있습니다. 예상컨데, nickel-plated trace가 bare-copper trace보다 더 많이 위로 tilt된 것을 보았을 것입니다. 이것이 이 효과가 있다는 것을 알게해주는 하나의 방법 입니다. 길이가 10 인치 정도 이상의 길이라면, TDR trace의 far end에서 돌아오는 step edge르 잘 살펴보면 아마도 ristime이 눈에 띄게 degradation되어 있는 것을 볼 수 있을 것입니다. 이 degradatoin은 nickel-plated trace가 bare copper trace보다 훨씬 심할 것입니다.

sigcon lewsletter vol.5 issue 6 에서 요약 - 김선환

표면을 마이크로 스케일로 쳐다보면 완벽하게 부드러운 표면은 거의 없다. 

거칠기의 정도는 표면의 bumps의 h(높이)의 RMS로 표현이 된다.

낮은 주파수에서는 전류의 (skin) depth가 h를 충분히 능가해서 거친 표면의 효과가 거의 없다.

그러나 고주파에서는 skin depth가 줄어들어 bump의 h보다도 줄어들 수 있다.

이렇게 되면 전류는 conductor의 contour를 따라 흐르게되므로 산이나 골을 경험하며 흐르게된다.
결과적으로 material의 resistance 증가 현상이 나타나게된다.

평균적인 경향으로 conductor surface가 60도면, 표면 저항은 거의 100 % 증가한다.

대략 4.37GHz면 h = 1 micron이다. FR-4의 전형적인 h는 6 ~ 18 micron이다.

h = 6 micron이면 1 GHz보다 약간 큰 onset freuqnecy의 h이다.

skin depth에 의한 resistance는 표면의 roughness에 달려 있다.

PCB 재료 벤더들은 표면 거침을 말할 때 그들의 cores에 toothing profiles을 언급한다.

core의 안쪽 표면은 거칠다. 바깥쪽 표면은 PCB 제조 공정 중에 제어를 할 수 있다.

가장 aggressive한 방법은 double-treat process이다.

EDN magazine December 6, 2001 에 있는 내용 요약.