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Transition Time and Frequency (트랜지션 타임과 주파수의 관계)

디지털 회로에서 주파수라 하면 클럭의 동작이 이루어지는 주파수를 말한다. 신호는 대부분 이 클럭의 주파수에 동기 되에 나가거나 들어오게 된다. 신호는 High인 부분과 Low인 부분 그리고 그 두 상태에서 변화가 일어나는 부분(트랜지션)으로 구성이 된다. 일반적으로 디지털 회로에서 신호의 모양은 아래 그림의 검은색 선처럼 표현이 된다. 변화가 없는 부분은 평평한 모양이고 변화가 있는 부분은 기울기를 가진 직선 모양이다.

그런데, 보드디자인(SI 분야)에서 주파수라고 하면 사인 파를 의미한다. 사인 파 중에서 가장 높은 주파수 성분이 가장 큰 노이즈를 유발한다. 따라서, 디지털 신호와 실제 최고 주파수 성분인 사인 파 신호와의 관계를 이해해야 한다.

신호의 상태가 트랜지션 하는 부분의 파형을 살펴보면 사인 파와 매우 유사한 모양임을 알 수 있다. 따라서 상태가 변하는 부분을 자신의 일부분으로 하는 가상의 사인 파를 그리면 위 그림의 빨간 선과 같이 된다. 그리고 그 사인 파의 주파수가 그 신호의 최고 주파수 성분이 된다. 신호의 평평한 부분은 얼마든지 길게 할 수 있으므로 최고 주파수를 결정하는 것과는 무관하다.

그러나 일반적으로 반도체 공정 기술의 발달과 함께 트랜지션 속도가 빨라지고 동작속도도 빨라지는 경향이 있으므로, 트랜지션 시간과 동작 주기는 어느 정도 관계가 있다. 일반적으로 저속일 경우 트랜지션 시간은 동작 주기의 1/10 이하이고, 고속일 경우 1/5 이상이다. 평균적으로 1/10 ~ 1/5 정도를 생각하면 된다.

마지막으로 트랜지션 시간과 사인 파 주파수의 관계를 생각해 보자. 아래 그림은 사인 파의 반주기(π)를 표시한 것이다. 크기는 0 ~ 1로 mapping 시켰다. 그림으로 알 수 있는 것은 0에서 1로 변하는데 π 만큼의 시간이 필요하다는 것이다. 트랜지션 시간의 10 ~ 90%는 (주기/5)이고, 20 ~ 80%는 (주기/3)이다. 어떤 부품 rising time에 관한 spec이 20 ~ 80% swing 할 때의 시간으로 표현되어 있다면, 그 값에 3을 곱한 결과로 1을 나누면 그 부품에서 나오는 신호의 최고 주파수 성분을 알 수 있다.

PCB(회로)가 동작을 하면, 거기에는 어떠한 전기적인 현상들이 일어 난다. 이러한 현상들은 회로의 물리적 구성 및 그 회로를 돌아다니는 신호의 특성에 의해서 변하게 된다. 예전에는 그러한 현상을 고려하지 않아도 크게 문제가 되지 않았던 것도 사실이고 지금도 여전히 많은 부분에서 그런 것을 무시해도 정상 동작을 하는 경우가 많다. 그러나 지금은 신호가 수백 MHz를 넘어서고 있으며 심지어 수 GHz의 신호를 사용하기도 한다. 따라서, PCB에서 어떤 현상들이 벌어지고 있는지 반드시 알고 디자인을 해야 한다. 그렇지 않으면 상당히 많은 시행착오를 겪게 될 것이다. 안타깝게도 많은 엔지니어들은 보드에서 일어나는 현상을 관찰하는 것이 주 업무가 아니기 때문에 이런 현상에 대해서 잘 모른다. PCB 디자이너의 경우에는 이런 현상을 하드웨어 엔지니어가 알려 주어야 한다고 생각한다. 그러나 이것은 둘 다 반드시 알아야 하는 분야이다. 둘 다 알아야만 한 번에 성공적으로 디자인을 끝낼 수 있다. 하드웨어 엔지니어와 PCB 디자이너 모두 보드에서 일어나는 일들의 중요성을 인식하길 바란다. 

Stackup (적층구조)

PCB 디자인에서 적중 구조는 매우 중요한데 그 이유는 EMI에 영향을 주는 루프와 관련이 있고 신호선의 임피던스에 영향을 주기 때문이다. 적층구조란 신호선과 파워 판 혹은 그라운드판을 어떻게 쌓아서 PCB를 구성할 것인가를 결정 짓는 것이다. 파워판 혹은 그라운드판으로 사용되는 레이어(layer)는 신호의 리턴 경로를 제공해 주기 때문에 신호선으로 사용되는 레이어만큼 중요하다.

리턴 경로로 사용되는 레이어를 판(plane)으로 만드는 이유는 최적화된 리턴 경로와 균일함 임피던스를 제공하기 위함으로, 선으로는 구현이 매우 힘들다. 주의 해야 할 것은 신호선 밑에(혹은 위에) 있는 레퍼런스 판이 항상 연속적이어야 한다는 것이다. 아래는 PCB에서 구현되는 대표적인 적층구조 3 가지를 표시 했다. 첫 번째는 마이크로스트립(microstrip; MS), 그 다음은 스트립라인(stripline; SL), 마지막으로 듀얼스트립라인 이다.

마이크로 스트립은 공기와 접해 있어서 effective 유전률이 절연체의 유전률보다 작다. 따라서 같은 절연체를 가지고 PCB를 구성할 때, 스트립라인 보다 신호 전달이 빠르다. 레퍼런스 레이어는 일반적으로 그라운드를 사용하지만 반드시 그럴 필요는 없다. 설계 단계부터 파워를 레퍼런스로 디자인했다면 레퍼런스 레어어를 파워로 해도 된다. 그럴 경우에는 PCB 디자이너와 회로 디자이너가 반드시 서로 소통해야만 한다.

스트립라인은 위 아래로 레퍼런스 레이어가 2개 있는 경우이다. 이 경우에는 레퍼런스를 둘 다 그라운드나 파워로 사용할 수도 있고 파워와 그라운드를 섞어서 사용할 수도 있다. 어느 경우든지 그 상태를 그대로 유지해야지 중간에 섞이거나 바꾸어서는 안 된다. PCB 디자인을 할 때 한 쪽 레퍼런스는 연속인데 다른 한 쪽이 불연속인 경우를 종종 보게 되는데, 결코 바람직한 디자인은 아니다. 스트립라인의 임피던스는 두 개의 레퍼런스가 모두 연속이라는 가정하에서 균일한 값을 갖는다. 여기서도 레퍼런스의 결정은 설계 단계에서 결정되어야 할 사항으로 PCB 디자이너 임의로 결정을 하면 안 된다. 반대로 회로 디자이너도 결정을 신중히 해야 하고 결정된 사항을 반드시 PCB 디자이너와 공유해야 한다.

많은 PCB 디자이너들이 간과해서 실수를 많이 하는 부분이 듀얼스트립라인 구조이다. 이 구조에서, 위쪽에 있는 신호선의 임피던스는 거의 위쪽 레퍼런스에 의해서 결정된다. 즉 위쪽 신호 레이어의 리턴 경로는 위쪽 레퍼런스 레이어라는 것이다. 같은 식으로 아래쪽 신호 레이어의 임피던스는 아래쪽 레퍼런스 레이어에 의해 결정이 된다. 따라서 두 신호선의 리턴 경로가 분명히 다르다. 따라서 한 쪽 레퍼런스에 불연속이 발생할 경우 싱글 스트립라인보다 훨씬 더 치명적이 될 수 있다.

좋은 적층구조는 신호선에 연속된 리턴 경로를 적절히 제공해 줄 수 있도록 레이어를 쌓아 놓은 구조이다. 비아(via)를 통해서 신호레이어가 바뀌어도 레퍼런스는 유지되어야 한다.

DFM (Design for Manufacturing)

PCB 제조 업체들마다 제작할 수 있는 공정의 능력에 차이가 있다. 이는 대부분 장비의 성능에 의존하지만, 그 외에도 업체 고유의 기술적 노하우에 의해서 차이가 발생한다. PCB를 디자인 하기에 앞서, PCB를 제작할 업체에서 무리 없이 제조를 진행할 수 있는지 여부를 확인해야 한다.

먼저 만들고자 하는 PCB의 재료(프리프레그)를 제조 업체에 보유하고 있는지 미리 파악해야 한다. FR-4처럼 흔한 재료는 항상 보유하고 있지만, 예들 들어 폴리에틸렌 계열의 프리프레그 같은 경우에는 재료를 재고로 가지고 있지 않을 수 있다. 이런 재료를 사용할 경우 미리 업체에 재료를 준비 시켜 놓아야 할 것이고, 이런 재료를 사용하여 제작이 가능한지를 알아보아야 할 것이다. 재료는 고주파 영역에서 PCB의 전기적 특성을 많이 좌우하므로 GHz 대역의 신호 설계처럼 고속 회로를 설계할 경우, 설계 단계부터 신중히 결정을 해야 한다.

재료 다음으로 제조 업체의 공정 능력을 파악해야 하는 데, 공정 능력을 파악하는 주요 변수로 사용되는 것이, 최소 패턴(trace)의 폭, 패턴 사이의 최소 간격(spacing), 최소 비아(via)의 직경, 최대 적층 두께, impedance tolerance 등이 있다. 업체 마다 자신들 고유의 이런 공정 능력치를 나타내는 파라미터 값을 가지고 있다. 그리고 이 값들은 절대적인 값이 아니라 어느 정도 만족할 만한 수율(yield)이 확보되는 선에서 결정이 된다. 따라서 이 값을 그대로 사용하는 것은 최소한을 보장하는 것이고 좀 더 좋은 수율을 원한다면 이 값보다 좀 더 마진을 두는 것이 좋다.

PCB 제조업체로부터 받은 공정능력 파라미터를 기초로 하여 디자인 룰을 만든다. 칩의 패드나 소켓의 커넥터 등 신호가 밀집되는 영역에서는 공정능력에 기초하여 타이트한 룰을 적용하고, 대부분의 라우팅(routing)이 이루어지는 일반 영역에서는 ‘3W 룰’처럼 신호의 품질을 유지할 수 있는 느슨한 디자인 룰을 적용하는 것이 바람직하다. 밀집도가 매우 높은 보드에서는 시뮬레이션을 통하여 크로스토크를 산출한 뒤 최소 간격을 정하여 디자인 룰에 반영해야 한다.

제조 업체들은 일반적으로 좀 더 진보된 공정과 일반적인 공정을 가지고 있는데, 진보된 공정을 이용하면 좀 더 섬세하게 – 패턴 폭을 작게 한다거나 임피던스 오차를 작게 한다거나 등 – 제작을 할 수 있다. 그러나 그만큼 비용은 증가한다. 따라서, 보드의 성격 및 특성을 고려하여 어떤 공정을 이용할 지를 결정하는 것이 비용 대비 효과를 증가시킬 것이다.

디자인이 완료되면 아트워크 필름 데이터(주로 ‘거버’ 데이터라 불린다)를 제조 업체에 보내주어 제조를 하게 된다. 이 때, 제조될 PCB가 디자이너의 의도를 제대로 반영하려면 제조와 관련된 디자이너의 의도를 제조자에게 잘 전달해 주어야 한다. 이런 의도를 담은 내용을 팹노트(fabrication note)라고 하는데, 이것도 역시 필름 형태로 만들어 아트워크 필름을 줄 때 같이 포함하여 주면 된다. 팹노트에는 거버 포맷, 보드의 디멘전(dimension), Tg(thermal gradient), 유전체(코어/프리프레그), 적층구조(두께정보 포함), 각종 제조 상의 처리에 관련된 사항, 허용 오차, … 등을 포함할 수 있다.

DFM의 목적은 수율 향상이다. 즉 비용절감이다. 따라서 너무 마지널하게 디자인하지 말고 여유를 두어 디자인하는 것이 필요하다.

DFA (Design for Assembly)

PCB제조 업체에서 만들어진 PCB는 조립업체로 보내져 조립 과정을 거쳐야 완성된 PCB가 된다. 조립이 되기 전의 PCB를 베어(bare) PCB라고 부르고 조립이 완료된 PCB를 PCA(printed circuit assembly) 혹은 PCBA(printed circuit board assembly)라고 부른다.

조립은 크게 자동과 수동이 있다. 보드의 부품이 적고, 핀간 피치가 너무 좁지 않으며, 보드의 수가 적은 경우에는 수동 조립이 가능하나 위 3가지 조건 중 하나라도 만족하지 못할 경우 자동 조립을 이용하는 것이 비용과 시간 면에서 효과적이다.

PCB 제조 과정에도 수율이 있듯이 조립 과정에도 수율이 있다. 그리고 디자인 어떻게 하느냐에 따라서 조립 수율이 좋아질 수도 있고 나빠질 수도 있다. 수율을 결정하는 디자인 요소는 크게 2 가지로 첫째가 패드 디자인이고 둘째는 부품간의 간격 및 배치이다.

먼저 패드 디자인에 대해서 살펴 보자. 수동 조립의 경우에는 자동 조립에 비해서 패드 사이즈가 커야 한다. 그러나 자동 조립을 한다면 가급적 작은 패드가 좋다. 따라서 같은 부품의 패드라 하더라도 자동용과 수동용을 따로 관리하는 것이 수율을 높일 수 있다. 가장 좋은 패드는 업체에서 제공하거나 추천하는 패드를 사용하는 것이 수율 향상에 도움이 된다. 업체에서 제공하는 패드가 없을 경우, 다음 디자인 가이드를 따르면 수율을 향상 시킬 수 있다. 먼저 SM(surface mount) 패드의 디자인은 패드가 부품의 단자를 충분히 감쌀 수 있도록 크게 하고, 패드와 패드 사이의 거리는 멀게 하는 것이 수율 향상에 도움이 된다. 그리고 패드 사이의 솔더 마스크는 없애는 것이 좋다. 두 번째로, IM(insertion mounting) 패드의 경우, 홀의 사이즈 결정이 매우 중요한데, 너무 크면 솔더가 홀 밖으로 빠져나가고 너무 작으면 솔더가 홀 속으로 들어가지 않는다. 다음 공식을 사용해 보자. 아울러 Thermal relief도 반드시 사용해야 한다. 그렇지 않을 경우 패드 들뜸(delamination)이 발생한다.

홀 사이즈 = 핀 직경 + (plating 두께 x 2) + pin pitch tolerance + (0.05~0.1)

두 번째 수율 결정 요소인 부품의 간격에 대해서 살펴 보자. 부품의 간격이 너무 넓으면 공간이 낭비되지만, 너무 가깝게 하면 조립 수율이 나빠질 수 있다. 예를 들어, 패드 간격이 너무 가까우면 서로 short가 발생할 수도 있고, 부품을 픽업(pick-up)하기 어려울 수도 있다. 디자인을 시작하기 전에, 수율에 영향을 주지 않는 최소 부품 간격을 조립 업체에 문의해서 반드시 확인해보아야 한다. 또한 디스크릿(discrete)류의 부품을 큰 부품에 너무 가까이 붙이면 냉납(cold soldering)이 발생할 소지가 있다. 업체로부터의 가이드가 없다면 디스크릿류는 1 mm 이상, 부품은 2.5 mm 이상 띄우는 것이 바람직하다. 배치도 간격만큼 중요하다. 기계적 스트레스로부터 부품을 보호하기 위해서, 코너나 가장자리로부터 5mm 이상 안쪽으로 부품을 배치하는 것이 좋고 센터를 피하는 것도 좋은 방법이다. 패널을 분리하는 과정이나 PCB를 다루는 과정에서 코너나 가장자리 혹은 중앙 부위는 기계적 스트레스를 많이 받는다.

그 외에, 부품의 배치에 따라서 조립 머신의 속도가 빠르거나 느려질 수 있고, 패드에서의 팬아웃(fan-out) 라우팅 방법에 따라서도 수율이 영향을 받을 수 있다.

Routing (라우팅)

  라우팅과 관련한 여러 가지 주의 사항이 있겠지만, 가장 중요한 리턴 경로에 대해서 알아 보자.

PCB 디자이너 의 실수로 그라운드 – 정확하게는 리턴 경로 – 에 슬릿(slit)이 생기는 경우를 종종 보게 된다. 디자인을 하다 보면 많은 via를 좁은 영역에서 뚫는 경우가 종종 발생하는 이때 비아와 그라운드 판 간의 클리어런스(clearance) 때문에 아래 그림과 같이 슬릿이 발생할 수 있다.

신호선의 임피던스 입장에서 보면 바로 밑에 있던 판이 없어져서 C값이 작아지고, 반면 루프는 커져서 L값이 증가한다. 즉 Z가 커지게 된다. 또한 슬릿 위를 지나가는 트레이스가 많을 경우, 슬릿 양 끝 단에 리턴 전류가 몰리게 되어 크로스토크가 크게 증폭된다.

  위 그림은 적절히 잘 된 디자인이다. 왜냐하면 리턴 전류가 끊김 없이 부드럽게 흐를 수 있도록 디자인되어 있기 때문이다. 여기서 중요한 포인트는 리턴 경로로 사용된 판이 하나라는 점이다. 아래의 예에서는 똑같이 비아를 경유하여 신호 레이어를 갈아타는 구조이만, 적절치 못한 예인데, 왜 그런지 살펴보자.

먼저 첫 번째 경우, 아래쪽의 트레이스에서 위쪽 트레이스로 레이어를 갈아 탈 때, 아래 쪽 트레이스의 리턴 경로는 위로부터 세 번째 판의 밑에 형성이 되고, 위 쪽 트레이스의 리턴 경로는 첫 번째 판 의 위에 형성이 된다. 그리고 이 두 리턴 경로의 연결은 근처에 있는 두 판을 연결 시켜주는 비아를 통해서 이루어진다. 따라서 루프의 면적이 커지게 되고, 임피던스가 깨지게 된다. 임피던스가 깨지는 정도는 면적의 크기에 비례하므로, 보드의 두께가 두꺼울수록 그리고 shorting via와 signal via 사이의 거리가 멀수록 커진다. 두 번째 경우는 아예 근처에 shorting via가 없는 경우이다. 이 경우에는 판과 판 사이의 기생 capacitor를 이용해서 리턴 전류가 흐른다. 혹은 우리가 알지 못하는 어떤 곳을 찾아 흐른다. 첫 번째 경우보다 더 안 좋은 경우이다. 문제는 정도의 차이이다. 보드가 정상 동작할 수도 있겠지만 마진을 확보하기는 어려울 수 있다. 비아를 통해 레이어를 갈아탈 경우, 인접 레이어를 사용하거나 shorting via를 가까이 두자.

PDN (Power Distribution Network)

  PCB에서 전류의 흐름에는 크게 2가지가 있다. 하나는 칩(혹은 각종 소자)과 칩 사이에서 흐르는 전류 – 우리는 이것을 ‘신호’ 라고 부른다 – 이고, 다른 하나는 전원과 칩 사이에 흐르는 전류이다. 신호선에서는 깨끗한 신호를 목적지까지 보내기 위해서 균일한 임피던스를 유지해야 하는 것이 중요하다. 그러나 전원선(혹은 판)에서는 균일한 임피던스가 아니라 최대한 작은 임피던스를 유지해야 하는 것이 중요하다. 그리고 어느 정도까지 작은 임피던스를 유지해야 할 지를 결정해야 한다(이것은 다이나믹하게 소모되는 잔류량과 관련이 있다).

  기본적으로 파워선은 도체로 이루어져 있고 전류가 그 도체를 통해 흐르기 때문에 저항과 인덕터의 직렬 조합으로 모델링할 수 있다. 그리고 또한 전원선은 power 라인과 ground 라인 사이에 기생 캐퍼시턴스 성분도 포함하고 있다. 그런데 대부분의 파워선은 굵게 그리거나 판으로 그리기 때문에 저항 성분은 매우 작다. 또한 저항 성분은 전원부에서 센싱(sensing)을 통해서 보상이 이루어지기 때문에 크게 문제가 되지 않는다. 따라서 저항을 생략하고 간략히 모델링을 하면 전원에서부터 전류가 소모되는 부하까지는 아래와 같이 모델링 될 수 있다.

  전원 자체도 내부에 인덕턴스 성분을 많이 가지고 있다고 볼 수 있다. 왜냐하면 칩에서 전류를 빠르게 요구해도 실질적으로 우리가 사용하는 전원 부품들은 빠르게 전류를 줄 수 없는데, 즉 요구 전류에 대한 반응 속도가 매우 느린데, 이것이 인덕터의 전형적인 속성이다. 사실 전원의 인덕터 속성이 전원선의 기생 인덕터 보다 더 크다. 여기서는 이상 전원에 단일 inductor로 묘사 했다. 위 그림과 같이 Inductor와 capacitor의 조합으로 된 전원에서 부하(칩 혹은 소자)까지의 회로를 PDN(power distribution network)이라 한다. PDN의 임피던스가 낮으면 전원을 그대로 부하에 인가할 수 있지만, PDN의 임피던스가 높으면 PDN에 일정 부분의 전압이 걸려서 부하에서는 전압 강하가 일어난다. 결과적으로 전원 마진을 줄이게 되고, 심하면 에러를 유발할 수도 있다. 아래는 PDN의 한 예를 나타낸 임피던스 그래프 이다.

  이상적인 PDN은 임피던스가 0 인 경우로, 이때는 전류의 소모량에 상관없이 부하에 항상 전원에서 인가한 전압이 모두 걸린다. 그런데 실제 PDN은 인덕턴스 성분 때문에 주파수가 증가함에 따라서 임피던스가 증가한다.

  그러다가 파워선의 기생 캐퍼시턴스 성분으로 인한 공명 주파수에서 최대의 임피던스를 보이고 그 후 기생 캐퍼시턴스의 영향으로 임피던스가 낮아진다.

SSN (Simultaneous Switching Noise)

  칩에 전류를 공급하는 것은 패키지의 power 혹은 ground 핀을 통해서 이루어진다. power 혹은 ground 레일과 실제 디바이스와의 연결에는 어떠한 도체가 사용될 것이고 이 부분은 다른 도체의 경우와 마찬가지로 인덕턴스 성분을 가질 수 밖에 없다. 그리고 이 기생 인덕터를 통해서 dynamic current가 흐르면, 전압이 여기에 유도되고 실질적으로 칩에는 정상적인 전압보다 낮은 전압이 걸리게 되는데 이것을 power droop이라고 한다. 칩에서 소모된 전류는 ground 핀을 타고 ground 레일로 흘러 들어가는데 이 경우도 역시 기생 인덕터에 전압이 유도되어 칩에서 느끼는 ground가 실제 ground 레일보다 높은 전압을 가질 수 있다. 이렇게 ground가 붕 뜨게 되는 것을 ground bounce라고 한다.

  그라운드 바운스는 그라운드 핀의 기생 인덕턴스 성분 때문에 발생한다. 이 때 기생 인덕터에 유발 되는 전압의 크기는 물리적인 L값의 영향도 받지만, 흐르는 전류의 양에 영향을 받는다. 전류가 많이 흐르면 흐를수록 더 높은 전압이 유발되고 그라운드 바운스는 더 심해진다. 이렇게 높아진 그라운드는 칩의 오 동작을 유발할 수 있다. 많은 칩이 신호를 주고 받기 위해서 여러 개의 입출력 핀을 가지고 있다. 이 입출력 핀들을 통해서 신호가 나갈 때, 동시에 모든 핀의 신호가 high이거나 low이면 칩의 ground나 power 핀으로 흐르는 전류의 양이 급격히 증가하게 되고 그라운드 바운스를 급격히 심하게 만든다. 이것을 SSN(혹은 SSON)이라고 부른다.

  SSN은 power를 흔들고 대부분에서 기준으로 사용되는 그라운드도 흔들어서, SSN을 유발한 신호뿐만 아니라 다른 신호들까지 왜곡시키는 효과를 가져온다. SSN은 특히 위상이 다른 신호를 왜곡 시킨다.

  요즘 고속 인터페이스의 추세는 시리얼(serial) 인데, 그 이유가 바로 SSN을 줄이기 위함이다. 또 하나의 예로서 신호가 고속화 되면서 패키지의 power와 ground 핀이 예전보다 많아지고 있는 데, 그 이유가 rise time(switching time)이 짧아지고 있기 때문에, SSN을 예방하려면 핀을 늘려 L 값을 줄여주어야 짧아진 rise time을 보상할 수 있기 때문이다.

  디커플링이란 커플링(coupling)이 되지 않도록 하는 것이다. Coupling이란 결합한다는 뜻이므로, decoupling은 분리한다는 뜻이다. 무엇을 분리한다는 것일까? Power에 섞여 있는 noise를 분리해 낸다는 것이다. 파워에는 저주파 노이즈나 고주파 노이즈가 끼어 있을 수 있다. 노이즈가 발생하는 원인은 전원회로와 PDN이 이상적이지 않기 때문이다. 즉 부하에서 원하는 전류에 대응하지 못하기 때문에 파워가 출렁거려서 나타나는 현상이 노이즈 이다(외부에서 유인된 경우는 제외). 이러한 노이즈는 동적인 전류가 흐르는 곳에서 유발이 되므로, 노이즈 원은 전원 회로 혹은 부하가 될 수 있다. 노이즈 원에서 발생한 노이즈는 다른 곳으로 커플링 되기 전에 바로 그 곳에서 없어지도록 해결하는 것이 가장 좋고, 그렇게 하는 것이 디커플링이다. 따라서 디커플링 캐퍼시터는 노이즈원에 최대한 가깝게 위치해 있는 것이 좋다. 디커플링 캐퍼시터는 파워에서 발생한 노이즈 성분을 그라운드로 빼주는 역할을 한다. 그래서 노이즈 원에서 발생한 노이즈가 파워의 다른 깨끗한 부분으로 넘어가지 않도록 차단하는 역할을 한다. 노이즈는 어디서 유발되었는지에 따라서 특정한 주파수 성분을 가지고 있으므로, 효과적으로 노이즈를 제거하기 위해서는 노이즈 주파수와 가까운 공명 주파수를 갖는 캐퍼시터를 사용하는 것이 바람직하다.

  디커플링과 유사한 것으로 바이패스(bypass)라는 것이 있다. 바이패스는 신호가 흐르는 루프를 구성하는 하나의 요소로 신호를 우회시키는 것이다. 만약에 바이패스 캐퍼시터가 없다면 신호가 어떤 다른 경로를 찾으면서 큰 임피던스 불연속을 경험하게 되는 경우가 있다. 이런 경우 신호에 왜곡이 발생할 것이다. 바이패스는 좀 더 작은 임피던스의 경로를 제공해서 신호의 품질을 유지시켜 준다. 따라서 바이패스 캐퍼시터는 신호를 통과시키기에 적절한 공명주파수를 가지고 있는 것이 좋으며, PCB에서 물리적인 위치는 신호선 주변이어야 한다. 좀 더 정확히 하자면 드라이버 칩의 power 혹은 ground 핀 주변이어야 한다(혹은 레퍼런스가 바뀌는 부분에서 사용할 수도 있다). 바이패스와 디커플링은 목적에 분명한 차이가 있지만, 둘 다 사용되는 위치와 효과가 비슷해서 유사한 역할을 한다.

Impedance (임피던스)

임피던스는 여러 가지 방법과 말로 표현할 수 있지만 전송선에서 임피던스는 ‘전류에 대한 전압의 비’라고 표현하는 것이 가장 적절하다. 즉 어떤 도체(혹은 소자)에 전류를 흘리면 그 도체 (혹은 소자)에 걸리는 전압의 비를 말하는 것이다.

Z = V / i

따라서 impedance가 일정하다면, 일정한 전류에 대해서 항상 일정한 전압이 유지 된다. 위 그림은 저항 기호로 표시되어 있는데, 이것은 PCB의 trace 일수도 있고 부하일 수도 있고 전류가 흐를 수 있는 그 어떤 것이라도 된다. 임피던스가 변한다는 것은 같은 전류를 흘렸을 때 거기에 걸리는 전압이 변한다는 것을 의미한다. 이것이 우리가 PCB를 만들 때 임피던스를 컨트롤하는 이유이다. 신호를 전달하는 경로의 임피던스가 균일하지 않으면 신호에 의해 걸리는 전압이 균일하지 않게 되는 것을 의미하고 이것이 바로 신호의 왜곡이며 노이즈이다.

임피던스는 R + X 이다. 신호가 전달되는 도체도 R + X 의 형태로 표현할 수 있는데, R은 값이 매우 작기 때문에 무시하면, 결국 임피던스는 신호를 전달하는 도체의 리액턴스 성분으로 표현이 될 수 있다.

위 그림은 마이크로스트립의 예 인데, 마이크로스트립 뿐만 아니라 다른 경우도 위 그림의 오른쪽과 같이 모델링을 할 수 있다. 위 모델을 계산하면 임피던스는 다음과 같은 식과 같이 된다.