BASIC (기초)

   Signal (신호)

Current (전류)

Voltage (전압)

Frequency (주파수)

Fourier Analysis (후리에 분석)

Propagation (전파)

   Components (요소)

Resistor (저항)

Capacitor (커패시터)

Inductor (인덕터)

   Impedance (임피던스)

Reactance (리액턴스)

Resonance (공진)

SI (Signal Integrity; 신호 무결성)

   Transmission Line (전송선)

Impedance (임피던스)

Reflection (반사)

Transmission Line (전송선)

Termination (터미네이션)

Crosstalk (크로스톡)

Loss (손실)

Differential Signaling (차동 신호)

   EMI (Electro-magnetic Interference; 전자기 간섭)

EMI (전자기 간섭)

PI(Power Integrity; 전원 무결성)

PDN (Power Distribution Network; 배전망)

SSN (Simultaneous Switching Noise; 동시 스위칭 노이즈)

Decoupling (디커플링)

PCB(Printed Circuit Board; 인쇄회로기판)

 Layer Stack-up (적층 구조)

 DFM (Design For Manufacturing; PCB 제조를 고려한 설계)

 DFA (Design For Assembly; PCB 조립을 고려한 설계)

 Routing(배선)

More Study(조금 더 알아보기)

   Path (경로)

Connector (커넥터)

Connector Pin Assignment (커넥터 핀 할당)

Pin Map of Component (부품 핀 맵)

Timing and Trace Length (타이밍과 신호선 길이)

   Transition (전이)

Transition Time and Fabrication Process Technology (공정 기술과 전이 시간의 관계)

Transition Time and Physical Length (전이 시간과 경로의 물리적 길이의 관계)

Rise Time and Frequency (상승 시간과 주파수의 관계)

   Decoupling (디커플링)

Impedance Characteristics (디커플링 임피던스 특성 분석)

Mounting Inductance (패드 디자인의 임피던스에 대한 영향)

Power Plane Overlap (파워 판 겹침의 임피던스에 대한 영향)

About

About Purpose(이 글을 쓴 목적)

Connector

임피던스 컨트롤이 중요한 이유는 임피던스의 변화가 곧 신호(전압)의 전압 변화를 투영하기 때문이다. 즉 임피던스가 커지면 신호가 커지고 임피던스가 작아지면 신호는 작아진다. 따라서 신호의 출발부터 신호의 도착까지 모든 인터커넥션 구간의 임피던스가 균일해야 신호에 노이즈(왜곡)이 발생하지 않는다. 따라서, 드라이버의 임피던스와 전송선의 임피던스를 맞추어야 하고 – 세련된 표현으로 정합(match)이라고 한다 – 경우에 따라서 전송선과 리시버 단의 임피던스를 맞추어야 한다.

전송선 구간의 경우, 대부분 PCB를 통해서 구현되므로, 제작 시에 기하학적인 공차 관리만 잘하면 어느 정도 균일한 임피던스를 구현할 수 있다. 그런데 보통 시스템 레벨에서 한 개의 PCB 만으로 동작하는 경우도 많지만, 여러 장의 PCB가 결합을 하여 동작하는 경우도 많다. 즉, 드라이버와 리시버가 같은 PCB에 있는 것이 아니고 각각 다른 PCB에 있는 경우가 많다. 이 경우 신호가 전달되기 위해서는 두 PCB간을 이어주는 connector가 필요하다. 그리고 신호는 이 커넥터를 통해서 지나가야만 한다.

그런데, 커넥터에서의 임피던스도 컨트롤이 되고 있을까? 많은 경우에는 그렇지 않다. 신호가 커넥터를 지나가는 데 걸리는 시간은 일반적으로 작게는 수십 ps에서 크게는 수백 ps 정도이다. 200 ps를 가정하자. 1 ns 이상(100MHz 이하)의 transition time을 갖는 신호는 커넥터 구간에서 설령 임피던스가 깨졌더라도 별로 영향을 받지 않는다. 그리고 실제로 아직도 많은 시스템에서 이렇게 느린 신호를 사용하고 있다. 이런 경우 커넥터의 중요성은 기구적인 관점만 고려될 뿐이다. 그러나, 최근 초고속 신호의 rise time은 100 ps 이하의 값을 갖는다. 따라서 커넥터 구간 200 ps는 충분히 길고, 전송선으로 볼 수 있는 구간이 된다. 결과적으로 임피던스가 컨트롤 되지 않은 커넥터에서는 임피던스 불일치의 영향을 받아서 신호에 노이즈가 유발 된다. 그러므로, 어떤 커넥터를 어떻게 사용할 지의 문제는 매우 중요하고 심각한 문제 중 하나이다

임피던스 컨트롤이 되지 않는 경우, 커넥터 구간에 대해서 임피던스 곡선을 보면 아래 그림과 같다.

PCB 트래이스에서 커넥터와 연결되는 부분에는 패드가 형성이 되는데, 이 패드구간은 C 성분이 크므로 임피던스가 아래로 내려간다. 그리고 이어지는 커넥터의 핀 구간은 일반적으로 L 성분이 훨씬 더 크다. 그리고 다시 다른 보드의 핀 패드 구간이 오면서 C 성분이 보인다. 이 경우 C-L-C 조합의 π 모델로 커넥터를 표현할 수 있다. 반면 커넥터 한 쪽 끝이 동축 케이블 같은 전송선 구간으로 되어서 핀 패드가 없는 경우, 아래 그림처럼 뒤 쪽의 C 성분이 없으므로 그냥 C-L 조합의 Γ 모델로 표현 될 수 있다.

이렇게 만들어진(혹은 추출된) 모델에 신호의 rise time을 바꾸어가면서 simulation을 해보면 유기되는 노이즈의 차이가 달라지는 것을 쉽게 확인할 수 있다.

Connector Pin Assignment

인터커넥션 구간에서 임피던스 불일치가 발생할 수 있는 곳은 드라이버 출력 단, 리시버 입력 단, 그리고 PCB 트래이스가 변경되는 곳 등이 있다. 드라이버나 리시버 단에서는 ‘터미네이션’ 이라는 기술을 사용하여 임피던스가 일치 되도록 만든다. 그러면 트래이스가 변경되는 곳에서는 어떻게 해야 임피던스가 변경되는 것을 막을 수 있을까?

트래이스가 변경되는 곳은 크게 2 곳 이다. 첫째는 PCB 내의 비아(via)이다. 트래이스가 비아를 통해서 다른 레이어로 변경이 될 때, 임피던스가 변할 가능성이 있다. 이것을 막기 위해서는 레이어 변경 시 인접 레이어로 변경하거나, 비아 근접 부위에 레퍼런스를 연결시켜 주는 비아를 만들어 주어야 한다. 두 번째는 커넥터 혹은 소켓을 통해서 다른 PCB로 신호가 넘어갈 때 트래이스의 변경이 생긴다. 이 경우 커넥터의 핀에 신호를 어떻게 할당하느냐에 따라서 신호 품질에 큰 영향을 준다.

먼저, 아래와 같은 경우를 생각해 보자.

이 경우 9개의 신호가 1개의 리턴 경로를 공유하게 된다. 리턴 경로를 살피게 되면 많은 신호가 ground 핀에 몰려 있는 것을 볼 수 있다. 이 경우, 신호와 노이즈가 G핀 근처에서 심해질 것을 예상할 수 있다. 또한 가장 왼쪽 신호의 입장에서 보면, 리턴 신호가 원래 신호 바로 아래 형성되지 않고, 크게 돌아가는 것을 볼 수 있다. 이것은 동일 PCB 내에서 레퍼런스 슬릿 위로 신호가 지나가는 경우와 동일하다고 보면 된다(아래 그림 참조).

처음 그림을 아래 그림과 같은 핀 배치를 조금 조정해 보자. 레퍼런스 핀을 중간으로 옮겼다. 이 경우 그라운드 핀으로 리턴 신호가 몰리는 것은 위와 동일 하지만 몰리는 신호의 분포가 좌우로 분산되어 크로스토크의 영향도 다소 줄일 수 있고, 무엇보다도 돌아가는 리턴 신호의 경로를 위의 경우보다 반 정도 단축시켜서, 이로 인한 루프 인덕턴스 성분을 감소시킨다는 것이다.

레퍼런스 핀의 위치 이동으로 효과를 보기는 했지만, 신호가 고속화 될수록 이것만으로 부족한 경우가 많이 발생한다. 따라서 리턴 경로의 루프를 취소화하고 신호간 크로스토크를 최소화 화기 위해서는 더 많은 레퍼런스 핀을 할당해야만 한다.

정확한 판단을 위해서는 커넥터 모델을 만든 후에 시뮬레이션을 통한 예측을 해보아야 한다.

Component’s Pin Map

인터커넥션 구간에서 임피던스 불연속이 일어나는 구간은 드라이버 단, 리시버 단, 전송선 구간 중 트래이스의 변화가 발생하는 곳이다. 이 중에서 드라이버 단의 영향을 예를 들어 살펴보자. 예는 BGA 형태를 갖는 64핀 칩을 가정하자. 그리고 PCB 디자인을 할 때 레퍼런스를 그라운드만 설정한 것으로 가정하자.

이 칩은 전체 핀이 64 핀이고 그 중에서 신호는 56 핀, 파워 4 핀, 그라운드 4 핀으로 구성되어 있다. 그라운드 1 개 핀 당 14 핀의 신호에 대한 리턴 전류를 감당해야 한다. 적지 않은 수 이지만, 이것이 적정한 지 그렇지 않은 지는 신호의 transition time과 관련이 있으므로(즉 상대적이므로) 나쁘다고 단정지을 수는 없다. 어쨌든, 핀 맵을 보고 예상할 수 있는 것은 그라운드에서 가장 먼 신호 핀이 가장 나쁜 특성을 보일 가능성이 높다는 것이다. 그림에서는 각 모서리 4 부분 이다. 그림에서 빨간색 화살표 부분이 가장 먼 경우인데, 이 거리가 신호의 트랜지션 타임을 고려한 거리보다 길면 노이즈가 유발될 수 있다. 그러나 아마도 패키지 디자이너가 패키지를 디자인할 때 그렇게 만들지 않았을 것이다.

동일 패키지에서 그라운드 핀의 위치를 바꾸면 다른 신호 특성을 얻을 수 있다. 아래 그림은 그라운드 핀의 위치를 중앙에서 약간 바깥쪽으로 이동한 것이다. 그라운드 핀 차체에서 전류의 밀도는 같지만 전류가 핀 둘레에 기존보다 골고루 퍼진다. 그리고 그라운드 핀으로부터 가장 먼 신호 핀까지의 거리가 기존보다 줄어들어 가장 나쁜 신호의 특성을 좀 더 완화 시켜줄 수 있다. 또한, 파워 핀과의 거리가 가까워져서 파워 공급 측면에서의 디커플링 작업을 할 때 유리하게 작용할 수 있다.

FPGA처럼 신호 핀을 사용자가 임의로 ‘0’으로 고정시킬 수 있다면, 사용하지 않는 핀에 대해서 ‘0’으로 처리해주면(하드웨어와 프로그램 모두), 이 신호 핀에 대해서 가상적으로 그라운드 핀과 같은 효과를 낼 수 있다(아래 그림에서 빨간색 ‘G’ 표시). 그래서 리턴 전류를 분산시킬 수 있고 신호를 더 좋게 만들 수 있다.

보드 디자인 관점에서는 그라운드뿐만 아니라 파워에 대해서도 같이 레퍼런스로 활용하면 리턴 전류의 분산 효과로 신호의 특성을 더 좋게 할 수 있다.

Timing and Trace Length Match

PCB 디자인 작업을 하다 보면, 여러 신호 선들의 길이를 맞추는 경우가 종종 있다. 어느 정도까지 정확하게 길이를 맞추어야 할까?

길이를 맞추는 이유는 신호들 간의 타이밍 마진을 더 많이 확보하여 타이밍 에러가 발생하지 않도록 하기 위함이다. 어떤 신호든지 정상적으로 인식이 되려면 인식 시점을 기준으로 최소한 어느 정도 전 시점에서 미리 안정된 상태로 되어 있어야 하며 인식 시점 후로도 그 상태를 어느 정도 유지해 주어야 한다. 이것을 setup time과 hold time이라고 부르고, 칩의 데이터 시트에 specification으로 정의되어 있다.

아래 그림의 왼쪽은 트래이스의 길이를 맞추지 않은 경우이고 오른쪽은 길이를 맞춘 경우이다.

길이를 맞추지 않으면 신호들이 목적지에 도착할 때 제일 빠른 신호와 제일 긴 시호의 시간 차이만큼 타이밍 마진이 줄어들게 된다. 즉, 길이 차이가 시간 차이고 줄어든 타이밍 마진 폭이다. FR-4 PCB의 경우 신호의 전송 속도가 140 mm/ns 이므로, 140 mm당 1ns의 타이밍 마진이 줄어든다. 다시 계산하면 10 mm 당 70 ps의 마진이 줄어든다. 길이당 줄어드는 마진은 고정된 값이므로, 어느 정도까지 허용할 지는 시스템 동작 주파수와 관련 될 수 밖에 없다. 아래를 예로 보자.

Margin = (Period – (Output Delay + Output Skew/2) – Propagation Delay – Input Setup – Input Hold)/2

Clock dispersion은 무시.

신호 처리를 위한 동기 방식은 크게 2가지로 볼 수 있다. 하나는 위 예의 Global clock Sync 방식으로 보드(시스템) 전체에서 하나의 동일한 클럭을 가지고 동기 시키는 방식이다. 이 방식은 하나의 클럭으로 모든 부분이 제어되기 때문에 제어가 쉬운 반면에 클럭이 각 부분에 도착했을 때 트래이스의 길이 차이에 의해서 클럭이 동일 시점에 동기 되지 않고 어느 정도 분포를 갖는다는 것이다. 또한 신호를 주고 받는 칩과 칩 사이의 거리가 멀어지면 신호 전달 시간이 길어져서 timing margin이 줄어들게 된다. 위 예를 보면 동작 주파수가 올라가면서 칩의 성능이 어느 정도 개선됨에도 불구하고 타이밍 마진이 줄어드는 것을 볼 수 있다. 마지막 경우(1000 MHz)에는 역 마진이 발생한다. 즉 시스템 타이밍을 만족할 수 없는 상황이 발생하므로 시스템을 구성할 수 없다. 첫 번째 경우(300 MHz)에서는 마진이 140mm 이므로 신호 트래이스 간에 길이 차이가 30 mm 정도 발생한다고 해도 정상 동작이 아마 보장될 것이다. 그러나 세 번째 경우(800 MHz)에서는 30 mm의 길이 차이는 곧 타이밍 에러를 유발 한다. 두 번째의 경우라면 거의 marginal 하다.

Global Clock Sync 방식. 데이터 라인 길이에 따라서 타이밍 마진이 결정된다.

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Transition Time and Fabrication Process Technology

얼마 전에 하이닉스 에서 세계 최초로 44 나노 1Gb DDR3 D램을 만들었다는 기사가 실렸다(2009.2.8). 여기서 말하는 44 나도는 FET 반도체에서 게이트의 폭을 말하는 것으로 게이트 폭이 44 나노미터(nm)라는 것이다. 지금 대중적인 것은 60 나노에서 90 나노 대 이다. 물론 레거시 디바이스들은 130나노 이상의 공정도 많이 사용한다. 공정 기술의 발달로 기본 소자인 트랜지스터의 크기자 자꾸 줄어들고 있다. 소자의 크기자 줄어들기 때문에 단위 면적당 더 많은 소자를 만들 수 있고 결과적으로 비용이 절감되는 효과가 발생한다.

그런데, 이렇게 게이트 선 폭이 줄어들면, 보드 디자이너의 입장에서 최대 관심사 중에 하나인 신호의 transition time이 변하게 된다.

위 그름의 오른쪽이 기존 공정이라고 하고 왼쪽이 새로운 공정이라고 하자. 기존 공정에서 제작된 트랜지스터의 경우, 게이트에 전압이 인가 되어 스위치가 켜지면 드레인(D)의 레벨은 소스(S)의 레벨에 따라서 변하게 된다. 이 때 드레인의 레벨이 변하는 시간(T1)은 소스에서 전류가 드레인 쪽으로 흘러 들어오는 데까지 걸리는 시간에 비례한다. 그런데, 그 시간은 곧 게이트 아래 형성되는 채널의 길이(L1)와 비례하므로 T1 ∝ L1의 관계가 형성된다. 따라서, 새로운 공정에서 제작된 트랜지스터는 게이트의 길이(L2)가 줄어들었으므로, 스위치가 켜졌을 때 드레인에서 레벨이 변하는 데 걸리는 시간(T2)도 줄어들게 된다.

디지털 엔지니어 관점에서, 이렇게 시간이 줄어들게 되면, 동작주파수 대비 불확실한 구간이 짧아지게 되므로 좀 더 동작 주파수를 올릴 수 있는 마진이 생기게 된다. 즉, 어떤 회로적 수정 없이 동작 주파수를 좀 더 올릴 수 있다. 따라서, 공정이 작아지면, 제작 비용도 줄이고 성능도 좋아지는 1석 2조의 효과(도랑 치고 가제 잡고, 마당 쓸고 돈도 줍고, 님도 보고 뽕도 따고)가 발생한다.

그러나, 보드 디자이너의 관점에서는, transition time이 짧아진다는 것은 곳 더 큰 고주파가 발생된다는 의미이고, 노이즈 마진을 손해 본다는 의미이다. 예들 들어, 회로 수정 없이 크기만 줄어든 칩이 있을 경우(따라서 기능은 똑 같은), 기존 칩보다 노이즈를 더 많이 유발할 것이므로, 노이즈 대비책을 재 검토하지 않으면, 보드 레벨에서 오 동작을 유발할 수도 있다.

기능은 같지만 진보된 공정으로 새로 제작된 부품들이 많이 나온다. 따라서, 기존 칩 대신에 새로운 칩이 채택될 경우에, 보드 레벨에서 이런 칩들이 문제를 일으킬 지 여부에 대해서 반드시 선행 검토가 되어야 한다.

Transition Time and Physical Length

일반 도로에서 자동차가 다닐 때와 고속 도로에서 자동차가 다닐 때, 운전자의 시야 각이 다르다. 고속 도로에서는 차의 속도가 빨라져서 운전자의 시야 각이 좁아진다. 더 심한 예로, 전투기 조종사의 경우 음속으로 비행시 시야 각이 바늘처럼 좁아진다고 한다(정말로 이렇게까지 좁아질지 궁금하다). 시야 각이 좁아지면 주변의 사물을 인식하는 능력이 떨어진다. 생각해 보라. 우리가 걸어 다니거나 천천히 차를 운전할 경우, 주변의 나무도 볼 수 있고, 옆에 사고 난 차량도 다 보고 간다. 그러나 100 Km/h의 속도로 달리면서 옆에 나무를 볼 수 있는가? 볼 수 없다.

신호도 똑같다. 신호 transition 구간의 시간이 길면(위의 예와 비교해서 차의 속도가 빠르면) 신호가 지나가는 conductor의 임피던스 변화를 인지하지 못한다. 그러나 transition 구간의 시간이 짧으면(속도가 느리면) 임피던스의 변화를 인지하고 신호는 거기에 반응하게 된다.

신호 transition 구간이 길다 혹은 짧다 라고 말하는 것은 상대적인 것으로 신호가 출발해서 도착할 때까지의 물리적인 거리와 관련이 있다. 신호가 출발해서 transition이 다 일어나기도 전에 목적지에 도착한다면 transition 구간의 시간이 긴 것이고, 출발지와 목적지가 어느 정도 동기화 되어 있다고 볼 수 있다. 즉 신호가 매우 빨리 목적지에 도착한 것이다. 반대로, 신호가 출발한 후에 transition이 완료되어도 목적지에 도착하지 못하면 transition 구간의 시간이 짧은 것이고 출발지와 목적지는 비동기화 되어 있다고 볼 수 있다. 즉 신호는 한참 있다가 목적지에 도착한 것이다. 주의 해야 할 것은, 여기서 말하는 속도가 신호의 전송속도가 아니라, 출발지에서 목적지까지 도착하는 상대적인 개념이라는 것이다.

그래서 위의 예처럼 transition time이 길면 상대적으로 속도가 빠른 것이고, transition time이 짧으면 상대적으로 속도가 느린 것이다. 상대적인 것이다. 출발지와 목적지가 동기화 되어 있는 경우, 출발하기 무섭게 목적지에 도착하므로 주변을 볼 여유가 없다. 반면에 비동기화 되어 있는 경우, 도착할 때까지 시간이 충분하므로(속도가 느리므로) 주변을 볼 여유(?)가 생긴다. 즉 conductor의 임피던스의 영향을 보게 된다. 이렇게 conductor의 영향을 볼 정도로 긴 경우 전송선(transmission line)을 사용해야 한다.

어떤 conductor를 전송선으로 볼 것인가 아닌가? 혹은 어떤 특정 구간을 전송선으로 볼 것인가 아닌가는 상대적인 것이다. 다른 관점으로 transition time과 impedance의 영향을 한 번 더 살펴보자. 도로가 있고 그 위를 바퀴가 굴러간다고 생각해 보자. 도로가 완벽하게 평평하다면 바퀴의 크기에 상관없이 바퀴는 흔들림 없이 수평으로 이동할 수 있다. 그런데, 도로에 10 cm 의 폭과 깊이를 갖는 홈이 파여 있다고 하자. 바퀴의 지름이 1 m 정도 된다고 하면, 홈은 바퀴의 이동에 별로 영향을 주지 않을 것이다. 그러나 바퀴의 지름이 30 cm 정도 된다고 하면 어느 정도 아래로 덜컹 거리며 심한 충경을 줄 것이다. 도로를 전송선이라고 가정하면, 10 cm의 홈은 임피던스가 깨진 구간이다. 홈의 깊이는 깨진 정도를 나타내는 것이다. 바퀴의 둘레는 신호의 transition time에 비유할 수 있다. 바퀴가 크다는 것은 transition time이 길다는 것이다. 따라서 상대적을 짧은 홈은 전송선이 될 수 없고 영향을 별로 받지 않는다. 반면에 바퀴가 작은 경우는 transition time이 짧은 경우로, 홈을 전송선으로 인식할 수도 있다. 이 경우 임피던스 부정합으로 인한 심한 반사(노이즈)가 발생할 수 있다.

Decoupling Impedance(디커플링 임피던스 특성 분석)

Decoupling이란, 어떤 power와 ground 사이에 DC에서는 impedance가 매우 높고 AC에서는 impedance가 낮은 소자를 놓아서, power와 ground 사이에 DC는 차단하고 AC(노이즈)는 통과시켜서 한 지점의 AC 성분이 다른 지점으로 넘어가지 않도록 하는 것이다.

따라서, decoupling을 얼마나 효과적으로 잘 할 수 있는 지는 power와 ground 사이의 decoupling 소자의 특성에 의존할 수 밖에 없다. Decoupling 소자로 주로 사용되는 것은 capacitor 이다. Capacitor는 DC는 차단하고 AC를 통과시키는 특성을 갖고 있기 때문에 이런 용도로 사용하기에 아주 적합한 소자이다.

여기서는 capacitor 자체 보다는 decoupling 관점에서 capacitor와 관련된 어떤 부분이 어떻게impedance에 영향을 주는지에 대해서 살펴본다.

Capacitor는 등가회로로 ESR, ESL, C의 직렬 회로로 구성할 수 있다. 따라서, 이 값들이 바뀌면 특성도 바뀌게 된다. 이 값들이 변할 경우 어떻게 power와 ground 사이의 impedance가 변하지는 지, 여러 capacitor들의 조합, 그리고 노이즈원과 capacitor의 거리와의 관계에 대해서 살펴보도록 한다.

제일 먼저, power-ground 판으로 구성된 기생 capacitor의 특성을 살펴보자. 요즘 만들어지는 대부분의 고속 PCB는 ground와 power를 판(plane) 형태로 디자인을 한다. 그 이유는 return path의 형성을 쉽게 만들어 주기 위해서 이다. 그런 결과로 wire로 전원을 공급할 때보다 비교할 수 없이 훨씬 큰 기생 capacitor가 만들어진다(물론 이런 기생 capacitor는 의도적으로 만들어진 소자 capacitor와는 비교할 수 없이 작은 경우가 대부분이다).

위 그래프는 PPE 재질의 prepreg를 사용하고 판 사이의 거리가 0.335 mm 인 정사각형 모양의 판으로 구성된 power-ground plane pair이다.

측정 포인트는 보드의 중앙이다. 판의 크기가 작을수록 공진 주파수가 높아지는 것을 알 수 있다. 즉 고주파 노이즈를 더 효과적으로 제거한다.

위 그래프에서 또 하나 눈여겨볼 부분은 다른 일반 capacitor들과 마찬가지로 공진 주파수를 기준으로 주파수가 멀어질수록 impedance가 커진다는 점이다. 즉, 공진 주파수에서 멀어지면 decoupling 기능 수행 능력이 떨어진다는 점이다. 따라서 원하는 노이즈를 제거하고 싶은 영역이 높을수록 보드의 사이즈가 작은 것이 유리할 것이다.

다음으로 판과 판사이의 거리를 조정할 경우 impedance가 어떻게 변하는 지 살펴보자.

위 그래프는 PPE 재질의 prepreg를 사용하고 판의 크기가 300 x 300 mm인 power-ground plane pair의 거리를 0.1mm와 0.335 mm로 했을 경우의 그래프이다.

측정 포인트는 보드의 중앙이다. 판의 거리가 가까울수록 impedance가 낮아져 decoupling 특성이 좋아진다. 공진 주파수는 같다. 즉, 보드 사이즈가 같으면 공진 주파수는 같고, 판 사이의 간격이 좁을수록 특성은 많이 좋아진다(노이즈를 제거하는 대역폭이 넓이진다). 이것은 같은 값을 같는 capacitor를 병렬로 여러 개 사용하는 것과 같은 효과이다.

 Power-ground 판에 의해서 발생하는 기생 capacitor는 ESR성분이 매우 작다. 따라서 공진 주파수에서 sharp한 그래프가 그려진다. 그러나 일반 소자 capacitor는 주파수에 따라서 변하는 (상대적으로 큰) ESR값을 가지고 있다. 이 ESR이 decoupling impedance에 어떤 영향을 주는지 살펴보자.

위 그래프는 앞 예에서 판 사이의 거리가 0.335 mm일 때에 보드의 중앙에 100nF 짜리 capacitor를 부착한 경우이다(ESL = 1 nH). 측정 포인트는 위와 마찬가지로 보드의 중앙이다.

ELR 값이 작을수록 공진 주파수에서 뾰족한 그래프가 만들어지고 클수록 부드러운 곡선이 만들어진다. 주의해서 볼 부분은, 100 nF capacitor가 없을 때에 비해서 공진 주파수 이하 부분의 impedance가 낮아졌다는 것이다. 즉 노이즈 제거 대역폭인 커진 것을 알 수 있다(anti-resonance 무시). 다만 오히려 capacitor가 없을 때에 비해서 impedance가 높아지는 부분(anti-resonance)도 생기는데, 이 부분을 최소화 하려면 ESR값이 큰 capacitor를 사용해야 한다.

capacitor의 ESL은 decoupling에서 어떤 영향을 주는지 살펴 보자. 위의 예와 같은 보드 조건에서 capacitor의 ESR = 0.01 ohm 으로 가정(실제로는 이보다 큰 경우가 대부분이다)하고 ESL 값만 1nH와 2nH 두 가지 경우로 비교를 해 보자.

위 그래프를 보면 ESL이 커지면 공진 주파수가 낮아져서 decoupling 특성이 변하는 것을 볼 수 있다. ESL이 커지면 고주파 노이즈 제거 능력이 나빠진다(반대로 상대적인 저주파 노이즈 제거 능력은 좋아진다).

특정 주파수 구간에서는 ESL이 2 nH 인 capacitor를 2개를 사용하는 것이 ESL이 1 nH 인 capacitor 1개를 사용하는 것보다도 특성이 더 좋지 않음을 확인할 수 있다. 고주파 노이즈 제거에서 ESL을 작게 하는 것이 중요하다.

여러 종류의 값으로 capacitor를 구성할 경우에는 impedance가 낮은 주파수 대역폭을 더욱 넓힐 수 있다.  그림은 100 nF하나만 사용한 경우와 100 nF에 1 nF와 10 10 nF를 더 한 경우들을 보여 준다.

위 그림에서는 세가지 값을 모두 조합한 경우에 제일 좋은 그래프 모양을 보여주고 있다.

Capacitor와 capacitor가 병렬로 만나면 반드시 두 공진 주파수 사이에 anti-resonance가 발생을 하게 되어 있다. 이것은 특정 주파수 범위에서 공진을 유발할 수 있으므로, ESR 값이 큰 capacitor를 사용해서 peak 값을 억제하거나 anti-resonance 주파수가 원하는 동작 주파수 범위 밖에 있도록 디자인을 해야 한다.

이번에는 decoupling capacitor의 거리가 멀어지면 impedance가 어떻게 변하는지 알아보자.

위 그래프는 보드의 중앙에 capacitor를 배치했을 때와 중앙으로부터 각각 15, 30 mm 떨어진 지점에 capacitor를 배치했을 때의 그래프이다. 측정 포인트는 역시 중앙이다.

거리가 멀어지면 공진 포인트가 낮은 주파수 대로 이동하는 것을 볼 수 있다. 즉 ESL 성분이 커지는 것을 확인할 수 있다. 또한 거리가 어느 정도 멀어지면 더 이상 ESL성분이 커지지 않는 것도 확인 할 수 있다. 즉, capacitor는 적절한 유효 반경을 가지고 있는 것이다. 비교적 짧은 거리에서도 impedance의 변화가 많으므로, capacitor는 노이즈원에 최대한 가깝게 배치하는 것이 바람직하다.

Mounting Inductance(패드 디자인의 임피던스에 대한 영향)

ESL이 decoupling capacitor의 특성을 크게 변화시킬 수 있다는 것은 알고 있을 것이다. 보드 디자인에서 자주 사용되는 MLCC(multi-layer ceramic capacitor)의 경우 대개 1nH 이하 ESL 성분을 가지고 있다(작은 것은 300 pH 정도 된다). 그런데, 실제로 capacitor가 보드에 장착이 되려면, pad를 통해야 한다. 그리고 그 pad는 trace를 경유하고 via를 통하여 power와 ground 판에 연결되게 된다. 이 과정에서 capacitor의 ESL보다 더 큰 inductance 성분이 발생할 수 있는데 이것을 mounting inductance라고 한다. 마운팅 인덕턴스는 trace와 via를 어떻게 그리느냐에 따라서 큰 폭으로 값이 변한다. 그러면 실제 PCB에서 패턴을 뽑아내는 경우를 생각해 보자.

위 그림의 좌측(parallel)처럼 뽑아낼 수도 있고 우측(serial)처럼 뽑아낼 수도 있다. 혹은 한쪽은 위아래 다른 쪽은 좌우로 뽑아낼 수도 있을 것이다. 여기서는 위 2가지 경우만 생각해 보자.

위 그래프는 Er = 3.5, 판 간격 0.335 mm인 PPE 보드에 100 nF capacitor를 1개 중앙에 위치시키고 capacitor의 mounting pad에서 trace를 뽑아서 via를 통해 power와 ground에 연결했을 때의 impedance 곡선이다.

결론적으로 얻을 수 있는 것은, parallel하게 trace를 뽑는 것이 serial하게 뽑는 것보다는 약간 좋다. 더욱 중요한 것은 trace의 길이가 짧을수록 특성은 매우 좋아진다는 것이다.

※ trace 두께을 두껍게 하면 inductance 성분은 작아진다. 위에서 inductance에 거의 영향을 주지 않는 다는 것은 width를 length와 비교했을 때 그렇다는 것이다. 즉 width를 두껍게 하는 것보다 length를 줄이는 것이 더 중요하다는 의미 이다.

Power Plane Overlap(파워 판 겹침의 임피던스에 대한 영향)

가끔씩 아래 그림과 같이 여러 개의 power 판이 1개의 ground 판을 reference하는 경우를 보게 된다. 이 경우에 각 판 사이에는 어떤 impedance 관계가 형성이 될까?

아래 그래프가 그 답을 알려 주고 있다.

파란 선(original)은 power2가 없을 때의 power1과 ground 사이의 impedance이다. 빨간 선(float-blocking)은 power2가 power1과 ground 사이의 삽이 되었을 때의 power1과 ground 사이의 impedance이다. 원래의 경우와 거의 비슷하다. Power1과 power2 사이의 impedance는 녹색선(coupling to other plane)이다. Power1의 AC(노이즈) 성분은 ground보다 power2로 더 잘 coupling 된다.

Power1과 ground 사이에 100nF(ESL = 1 nF, ESR = 0.01) 짜리 capacitor를 삽입했을 경우에 어떤 변화가 있는지 살펴보자. 분홍 선은 power1과 ground 사이의 impedance 곡선이 capacitor에 의해서 변한 것을 보여준다. 그런데 capacitor를 삽입하지 않은 power2와 ground 사이의 impedance도 변한 것을 볼 수 있다(연한 풀색 선). 

Power plane들이 overlap이 되어 있을 경우에 각 power들은 서로 영향을 준다는 것을 알 수 있다. 따라서, 한 쪽의 decoupling이 좀 빈약하더라도 다른 쪽의 영향을 받아서 극복이 될 수도 있다. 그러나, 더 나쁜 상황도 생각할 수 있는데, 예들 들어 두 power가 12V와 1.2V 처럼, power 간의 크기 차이가 크다면 큰 쪽에서 발생한 노이즈가 작은 쪽으로 쉽게 전이되어 에러를 유발할 수도 있다. 혹은 하나의 power가 digital이고 다른 power는 analog일 경우에도 문제를 일으킬 수 있다. 다만, 크기가 비슷한 digital power끼리라면 문제되지는 않을 것이다.