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Transition Time and Fabrication Process Technology

 

얼마 전에 하이닉스 에서 세계 최초로 44 나노 1Gb DDR3 D램을 만들었다는 기사가 실렸다(2009.2.8). 여기서 말하는 44 나도는 FET 반도체에서 게이트의 폭을 말하는 것으로 게이트 폭이 44 나노미터(nm)라는 것이다. 지금 대중적인 것은 60 나노에서 90 나노 대 이다. 물론 레거시 디바이스들은 130나노 이상의 공정도 많이 사용한다. 공정 기술의 발달로 기본 소자인 트랜지스터의 크기자 자꾸 줄어들고 있다. 소자의 크기자 줄어들기 때문에 단위 면적당 더 많은 소자를 만들 수 있고 결과적으로 비용이 절감되는 효과가 발생한다.

그런데, 이렇게 게이트 선 폭이 줄어들면, 보드 디자이너의 입장에서 최대 관심사 중에 하나인 신호의 transition time이 변하게 된다.

 

위 그름의 오른쪽이 기존 공정이라고 하고 왼쪽이 새로운 공정이라고 하자. 기존 공정에서 제작된 트랜지스터의 경우, 게이트에 전압이 인가 되어 스위치가 켜지면 드레인(D)의 레벨은 소스(S)의 레벨에 따라서 변하게 된다. 이 때 드레인의 레벨이 변하는 시간(T1)은 소스에서 전류가 드레인 쪽으로 흘러 들어오는 데까지 걸리는 시간에 비례한다. 그런데, 그 시간은 곧 게이트 아래 형성되는 채널의 길이(L1)와 비례하므로 T1 ∝ L1의 관계가 형성된다. 따라서, 새로운 공정에서 제작된 트랜지스터는 게이트의 길이(L2)가 줄어들었으므로, 스위치가 켜졌을 때 드레인에서 레벨이 변하는 데 걸리는 시간(T2)도 줄어들게 된다.

디지털 엔지니어 관점에서, 이렇게 시간이 줄어들게 되면, 동작주파수 대비 불확실한 구간이 짧아지게 되므로 좀 더 동작 주파수를 올릴 수 있는 마진이 생기게 된다. 즉, 어떤 회로적 수정 없이 동작 주파수를 좀 더 올릴 수 있다. 따라서, 공정이 작아지면, 제작 비용도 줄이고 성능도 좋아지는 1석 2조의 효과(도랑 치고 가제 잡고, 마당 쓸고 돈도 줍고, 님도 보고 뽕도 따고)가 발생한다.

그러나, 보드 디자이너의 관점에서는, transition time이 짧아진다는 것은 곳 더 큰 고주파가 발생된다는 의미이고, 노이즈 마진을 손해 본다는 의미이다. 예들 들어, 회로 수정 없이 크기만 줄어든 칩이 있을 경우(따라서 기능은 똑 같은), 기존 칩보다 노이즈를 더 많이 유발할 것이므로, 노이즈 대비책을 재 검토하지 않으면, 보드 레벨에서 오 동작을 유발할 수도 있다.

기능은 같지만 진보된 공정으로 새로 제작된 부품들이 많이 나온다. 따라서, 기존 칩 대신에 새로운 칩이 채택될 경우에, 보드 레벨에서 이런 칩들이 문제를 일으킬 지 여부에 대해서 반드시 선행 검토가 되어야 한다.