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GHz를 전후한 영역에서 PI 특성은 decoupling capacitor, layer-stackup 구성, fanout via 구조 같은 요소 외에도 power plane의 shape 형상 영향을 많이 받는다. 형상에 따라서 PI 특성이 어떻게 바뀌는지 관찰하고 정리하면, 어떤 형상으로 디자인을 해야 원하는 목표를 달성할 있는지 알 수 있다.

Shape Design for Giga-Speed DRAM DUT Board.pptx

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PI BASIC.pdf

PDN impedance에 영향을 주는 요소는 여러 가지가 있는데, 그 중에서 Pin 수, Plane Pair수, Capacitor 종류 수의 영향만 살짝 살펴 보았다.

PDN 영향 요소 몇가지.pdf

예전에는 system의 BW가 memory의 B/W보다 컸다. 그러나 2003년부터 memory의 B/W가 system 보다 커지기 시작해서 현재는 1.5배에 이른다. 이것은 메모리 시스템에서 dual channel 구조(128bit)를 채택했기 때문이다. 향후에는 더 넓은 B/W를 확보하기 위해서 quad channel 구조로 갈 것이다. BW가 넓어지려면 기본 주파수가 올라가야 되고 이것은 필연적으로 SI와 PI 이슈를 가져온다. 또한 공급 전원은 점점 낮아지는데 이것은 PI 이슈를 가져온다. 이런 이슈들을 다루는 과정에서 target spec이 정해지게 된다.

고속 인터페이스에서 어떻게 정확하게 SI와 PI를 분석할까? 첫째로, worst case condition을 고려한다. 둘째로, 여러 가지 방법(time domain, frequency domain)을 사용하여 분석한다. 셋째로, via, socket, package등 정교한 모델링을 이용한다.

패키지 모델링의 경우 기존에는 lumped RLC 모델을 사용하여 왔다. 이 경우 mutual effects를 고려하기 힘들고, loss를 반영하기 힘들다. 이때, s-parameter 모델을 사용하면 쉽게 이를 해결 할 수 있다. S-parameter 모델을 사용하면, BW를 체크하기 쉽고, 주파수 dependent한 파라미터들이 반영 되어 있어서 좋다. 반면에, passivity violation이나 causality violation을 유발할 가능성이 있고 transition simulation을 할 때는 시간이 오래 걸린다는 단점이 있다.

SI는 크게 jitter와 voltage swing으로 판단을 한다. 이때 jitter는 PVT, Dj/Rj, Vox, Output impedance control등 TX의 특성과, X-talk, ISI 에 의해서 유발된다. 그리고 충분한 voltage swing을 확보하기 위해서는 인터페이스에서 Ron/Rtt을 최적화 해야 한다.

Decoupling Impedance(디커플링 임피던스 특성 분석)

Decoupling이란, 어떤 power와 ground 사이에 DC에서는 impedance가 매우 높고 AC에서는 impedance가 낮은 소자를 놓아서, power와 ground 사이에 DC는 차단하고 AC(노이즈)는 통과시켜서 한 지점의 AC 성분이 다른 지점으로 넘어가지 않도록 하는 것이다.

따라서, decoupling을 얼마나 효과적으로 잘 할 수 있는 지는 power와 ground 사이의 decoupling 소자의 특성에 의존할 수 밖에 없다. Decoupling 소자로 주로 사용되는 것은 capacitor 이다. Capacitor는 DC는 차단하고 AC를 통과시키는 특성을 갖고 있기 때문에 이런 용도로 사용하기에 아주 적합한 소자이다.

여기서는 capacitor 자체 보다는 decoupling 관점에서 capacitor와 관련된 어떤 부분이 어떻게impedance에 영향을 주는지에 대해서 살펴본다.

Capacitor는 등가회로로 ESR, ESL, C의 직렬 회로로 구성할 수 있다. 따라서, 이 값들이 바뀌면 특성도 바뀌게 된다. 이 값들이 변할 경우 어떻게 power와 ground 사이의 impedance가 변하지는 지, 여러 capacitor들의 조합, 그리고 노이즈원과 capacitor의 거리와의 관계에 대해서 살펴보도록 한다.

제일 먼저, power-ground 판으로 구성된 기생 capacitor의 특성을 살펴보자. 요즘 만들어지는 대부분의 고속 PCB는 ground와 power를 판(plane) 형태로 디자인을 한다. 그 이유는 return path의 형성을 쉽게 만들어 주기 위해서 이다. 그런 결과로 wire로 전원을 공급할 때보다 비교할 수 없이 훨씬 큰 기생 capacitor가 만들어진다(물론 이런 기생 capacitor는 의도적으로 만들어진 소자 capacitor와는 비교할 수 없이 작은 경우가 대부분이다).

위 그래프는 PPE 재질의 prepreg를 사용하고 판 사이의 거리가 0.335 mm 인 정사각형 모양의 판으로 구성된 power-ground plane pair이다.

측정 포인트는 보드의 중앙이다. 판의 크기가 작을수록 공진 주파수가 높아지는 것을 알 수 있다. 즉 고주파 노이즈를 더 효과적으로 제거한다.

위 그래프에서 또 하나 눈여겨볼 부분은 다른 일반 capacitor들과 마찬가지로 공진 주파수를 기준으로 주파수가 멀어질수록 impedance가 커진다는 점이다. 즉, 공진 주파수에서 멀어지면 decoupling 기능 수행 능력이 떨어진다는 점이다. 따라서 원하는 노이즈를 제거하고 싶은 영역이 높을수록 보드의 사이즈가 작은 것이 유리할 것이다.

다음으로 판과 판사이의 거리를 조정할 경우 impedance가 어떻게 변하는 지 살펴보자.

위 그래프는 PPE 재질의 prepreg를 사용하고 판의 크기가 300 x 300 mm인 power-ground plane pair의 거리를 0.1mm와 0.335 mm로 했을 경우의 그래프이다.

측정 포인트는 보드의 중앙이다. 판의 거리가 가까울수록 impedance가 낮아져 decoupling 특성이 좋아진다. 공진 주파수는 같다. 즉, 보드 사이즈가 같으면 공진 주파수는 같고, 판 사이의 간격이 좁을수록 특성은 많이 좋아진다(노이즈를 제거하는 대역폭이 넓이진다). 이것은 같은 값을 같는 capacitor를 병렬로 여러 개 사용하는 것과 같은 효과이다.

 Power-ground 판에 의해서 발생하는 기생 capacitor는 ESR성분이 매우 작다. 따라서 공진 주파수에서 sharp한 그래프가 그려진다. 그러나 일반 소자 capacitor는 주파수에 따라서 변하는 (상대적으로 큰) ESR값을 가지고 있다. 이 ESR이 decoupling impedance에 어떤 영향을 주는지 살펴보자.

위 그래프는 앞 예에서 판 사이의 거리가 0.335 mm일 때에 보드의 중앙에 100nF 짜리 capacitor를 부착한 경우이다(ESL = 1 nH). 측정 포인트는 위와 마찬가지로 보드의 중앙이다.

ELR 값이 작을수록 공진 주파수에서 뾰족한 그래프가 만들어지고 클수록 부드러운 곡선이 만들어진다. 주의해서 볼 부분은, 100 nF capacitor가 없을 때에 비해서 공진 주파수 이하 부분의 impedance가 낮아졌다는 것이다. 즉 노이즈 제거 대역폭인 커진 것을 알 수 있다(anti-resonance 무시). 다만 오히려 capacitor가 없을 때에 비해서 impedance가 높아지는 부분(anti-resonance)도 생기는데, 이 부분을 최소화 하려면 ESR값이 큰 capacitor를 사용해야 한다.

capacitor의 ESL은 decoupling에서 어떤 영향을 주는지 살펴 보자. 위의 예와 같은 보드 조건에서 capacitor의 ESR = 0.01 ohm 으로 가정(실제로는 이보다 큰 경우가 대부분이다)하고 ESL 값만 1nH와 2nH 두 가지 경우로 비교를 해 보자.

위 그래프를 보면 ESL이 커지면 공진 주파수가 낮아져서 decoupling 특성이 변하는 것을 볼 수 있다. ESL이 커지면 고주파 노이즈 제거 능력이 나빠진다(반대로 상대적인 저주파 노이즈 제거 능력은 좋아진다).

특정 주파수 구간에서는 ESL이 2 nH 인 capacitor를 2개를 사용하는 것이 ESL이 1 nH 인 capacitor 1개를 사용하는 것보다도 특성이 더 좋지 않음을 확인할 수 있다. 고주파 노이즈 제거에서 ESL을 작게 하는 것이 중요하다.

여러 종류의 값으로 capacitor를 구성할 경우에는 impedance가 낮은 주파수 대역폭을 더욱 넓힐 수 있다.  그림은 100 nF하나만 사용한 경우와 100 nF에 1 nF와 10 10 nF를 더 한 경우들을 보여 준다.

위 그림에서는 세가지 값을 모두 조합한 경우에 제일 좋은 그래프 모양을 보여주고 있다.

Capacitor와 capacitor가 병렬로 만나면 반드시 두 공진 주파수 사이에 anti-resonance가 발생을 하게 되어 있다. 이것은 특정 주파수 범위에서 공진을 유발할 수 있으므로, ESR 값이 큰 capacitor를 사용해서 peak 값을 억제하거나 anti-resonance 주파수가 원하는 동작 주파수 범위 밖에 있도록 디자인을 해야 한다.

이번에는 decoupling capacitor의 거리가 멀어지면 impedance가 어떻게 변하는지 알아보자.

위 그래프는 보드의 중앙에 capacitor를 배치했을 때와 중앙으로부터 각각 15, 30 mm 떨어진 지점에 capacitor를 배치했을 때의 그래프이다. 측정 포인트는 역시 중앙이다.

거리가 멀어지면 공진 포인트가 낮은 주파수 대로 이동하는 것을 볼 수 있다. 즉 ESL 성분이 커지는 것을 확인할 수 있다. 또한 거리가 어느 정도 멀어지면 더 이상 ESL성분이 커지지 않는 것도 확인 할 수 있다. 즉, capacitor는 적절한 유효 반경을 가지고 있는 것이다. 비교적 짧은 거리에서도 impedance의 변화가 많으므로, capacitor는 노이즈원에 최대한 가깝게 배치하는 것이 바람직하다.

Mounting Inductance(패드 디자인의 임피던스에 대한 영향)

ESL이 decoupling capacitor의 특성을 크게 변화시킬 수 있다는 것은 알고 있을 것이다. 보드 디자인에서 자주 사용되는 MLCC(multi-layer ceramic capacitor)의 경우 대개 1nH 이하 ESL 성분을 가지고 있다(작은 것은 300 pH 정도 된다). 그런데, 실제로 capacitor가 보드에 장착이 되려면, pad를 통해야 한다. 그리고 그 pad는 trace를 경유하고 via를 통하여 power와 ground 판에 연결되게 된다. 이 과정에서 capacitor의 ESL보다 더 큰 inductance 성분이 발생할 수 있는데 이것을 mounting inductance라고 한다. 마운팅 인덕턴스는 trace와 via를 어떻게 그리느냐에 따라서 큰 폭으로 값이 변한다. 그러면 실제 PCB에서 패턴을 뽑아내는 경우를 생각해 보자.

위 그림의 좌측(parallel)처럼 뽑아낼 수도 있고 우측(serial)처럼 뽑아낼 수도 있다. 혹은 한쪽은 위아래 다른 쪽은 좌우로 뽑아낼 수도 있을 것이다. 여기서는 위 2가지 경우만 생각해 보자.

위 그래프는 Er = 3.5, 판 간격 0.335 mm인 PPE 보드에 100 nF capacitor를 1개 중앙에 위치시키고 capacitor의 mounting pad에서 trace를 뽑아서 via를 통해 power와 ground에 연결했을 때의 impedance 곡선이다.

결론적으로 얻을 수 있는 것은, parallel하게 trace를 뽑는 것이 serial하게 뽑는 것보다는 약간 좋다. 더욱 중요한 것은 trace의 길이가 짧을수록 특성은 매우 좋아진다는 것이다.

※ trace 두께을 두껍게 하면 inductance 성분은 작아진다. 위에서 inductance에 거의 영향을 주지 않는 다는 것은 width를 length와 비교했을 때 그렇다는 것이다. 즉 width를 두껍게 하는 것보다 length를 줄이는 것이 더 중요하다는 의미 이다.

Power Plane Overlap(파워 판 겹침의 임피던스에 대한 영향)

가끔씩 아래 그림과 같이 여러 개의 power 판이 1개의 ground 판을 reference하는 경우를 보게 된다. 이 경우에 각 판 사이에는 어떤 impedance 관계가 형성이 될까?

아래 그래프가 그 답을 알려 주고 있다.

파란 선(original)은 power2가 없을 때의 power1과 ground 사이의 impedance이다. 빨간 선(float-blocking)은 power2가 power1과 ground 사이의 삽이 되었을 때의 power1과 ground 사이의 impedance이다. 원래의 경우와 거의 비슷하다. Power1과 power2 사이의 impedance는 녹색선(coupling to other plane)이다. Power1의 AC(노이즈) 성분은 ground보다 power2로 더 잘 coupling 된다.

Power1과 ground 사이에 100nF(ESL = 1 nF, ESR = 0.01) 짜리 capacitor를 삽입했을 경우에 어떤 변화가 있는지 살펴보자. 분홍 선은 power1과 ground 사이의 impedance 곡선이 capacitor에 의해서 변한 것을 보여준다. 그런데 capacitor를 삽입하지 않은 power2와 ground 사이의 impedance도 변한 것을 볼 수 있다(연한 풀색 선). 

Power plane들이 overlap이 되어 있을 경우에 각 power들은 서로 영향을 준다는 것을 알 수 있다. 따라서, 한 쪽의 decoupling이 좀 빈약하더라도 다른 쪽의 영향을 받아서 극복이 될 수도 있다. 그러나, 더 나쁜 상황도 생각할 수 있는데, 예들 들어 두 power가 12V와 1.2V 처럼, power 간의 크기 차이가 크다면 큰 쪽에서 발생한 노이즈가 작은 쪽으로 쉽게 전이되어 에러를 유발할 수도 있다. 혹은 하나의 power가 digital이고 다른 power는 analog일 경우에도 문제를 일으킬 수 있다. 다만, 크기가 비슷한 digital power끼리라면 문제되지는 않을 것이다.

Routing (라우팅)

  라우팅과 관련한 여러 가지 주의 사항이 있겠지만, 가장 중요한 리턴 경로에 대해서 알아 보자.

PCB 디자이너 의 실수로 그라운드 – 정확하게는 리턴 경로 – 에 슬릿(slit)이 생기는 경우를 종종 보게 된다. 디자인을 하다 보면 많은 via를 좁은 영역에서 뚫는 경우가 종종 발생하는 이때 비아와 그라운드 판 간의 클리어런스(clearance) 때문에 아래 그림과 같이 슬릿이 발생할 수 있다.

신호선의 임피던스 입장에서 보면 바로 밑에 있던 판이 없어져서 C값이 작아지고, 반면 루프는 커져서 L값이 증가한다. 즉 Z가 커지게 된다. 또한 슬릿 위를 지나가는 트레이스가 많을 경우, 슬릿 양 끝 단에 리턴 전류가 몰리게 되어 크로스토크가 크게 증폭된다.

  위 그림은 적절히 잘 된 디자인이다. 왜냐하면 리턴 전류가 끊김 없이 부드럽게 흐를 수 있도록 디자인되어 있기 때문이다. 여기서 중요한 포인트는 리턴 경로로 사용된 판이 하나라는 점이다. 아래의 예에서는 똑같이 비아를 경유하여 신호 레이어를 갈아타는 구조이만, 적절치 못한 예인데, 왜 그런지 살펴보자.

먼저 첫 번째 경우, 아래쪽의 트레이스에서 위쪽 트레이스로 레이어를 갈아 탈 때, 아래 쪽 트레이스의 리턴 경로는 위로부터 세 번째 판의 밑에 형성이 되고, 위 쪽 트레이스의 리턴 경로는 첫 번째 판 의 위에 형성이 된다. 그리고 이 두 리턴 경로의 연결은 근처에 있는 두 판을 연결 시켜주는 비아를 통해서 이루어진다. 따라서 루프의 면적이 커지게 되고, 임피던스가 깨지게 된다. 임피던스가 깨지는 정도는 면적의 크기에 비례하므로, 보드의 두께가 두꺼울수록 그리고 shorting via와 signal via 사이의 거리가 멀수록 커진다. 두 번째 경우는 아예 근처에 shorting via가 없는 경우이다. 이 경우에는 판과 판 사이의 기생 capacitor를 이용해서 리턴 전류가 흐른다. 혹은 우리가 알지 못하는 어떤 곳을 찾아 흐른다. 첫 번째 경우보다 더 안 좋은 경우이다. 문제는 정도의 차이이다. 보드가 정상 동작할 수도 있겠지만 마진을 확보하기는 어려울 수 있다. 비아를 통해 레이어를 갈아탈 경우, 인접 레이어를 사용하거나 shorting via를 가까이 두자.