[QnA] loop inductance와 trace width

질문1. IC의 pin을 늘리는 것 즉 via가 많아지는 것은 결국 trace가 두꺼워지는 것 아닌가요? area 관점에서는 특별히 나이지는 측면이 어떤것 인지요?
답변> 아래 그림 참조.

질문2. Decoupling Capacitor와 IC가 같은 면에 실장되어 있는 경우에 power plane과 ground plane에서 capacitor로 트래이스가 연결됩니다. 이 경우에 트래이스가 얇아도 되는지요?  이 트래이스는 실제 DCR에 영향을 주지 않으니 loop inductance 측면에서는 area나 최소로 한다면 트래이는 얇아도 되겠지요? 예들들어 일반 트래이스처럼 0.04mm 정도로요.
답변> 그렇지 않습니다. 트래이스 두께는 두꺼워야 합니다. 인덕턴스 성분을 줄이기 위해서 폭 보다는 길이를 강조하다 보니 그렇게 설명 드린 것 입니다. 폭을 늘리면 인덕턴스 성분이 다소 줄어 듭니다. 2배 넓게 했다고 해서 1/2로 줄지 않습니다. 다만 길이는 1/2로 줄이면 인덕턴스 성분이 거의 1/2로 줄어 듭니다. 또한 폭을 넓게 하면 인덕턴스가 주는 효과 외에도 커패시턴스가 증가하는 효과가 있습니다. 따라서 전달 경로의 임피던스가 낮아집니다. 결과적으로 디커플링 성능이 증대 됩니다.

질문3. 세너제이 연구소 문서 내용 중에 아래와 같은 것이 있습니다. area와 관련된 부분 외에 wide trace/plane에 관한 부분이 있습니다.
  루프 인덕턴스를 최소화 하라.
  - 짧고, 낮은 인덕턴스 컨택터를 사용하라
  - 전류 루프 영역을 최소화 하라
     low ESL 커패시터를 사용하라
     power/ground 비아를 가능한한 서로 가깝게 배치하라
     커패시터를 DUT에 가능한한 가갑게 배치하라
  - 도체 굵기를 최대화 하라
     넓은 트래이스, 넓은 판
  - 그라운드와 파워 판 사이의 간격을 최소화 하라
  - 다중 병렬 경로, 비아 쌍, 판 쌍을 사용하라
  - 커패시터의 극성을 엇갈리게 하라
답변> 위 2번에서 설명드린 이유로 wide한 trace를 사용해야 합니다. power plane에 관해서는 무고건 wide하게 하라고 할 수 없습니다. 사용 주파수 대역과 보드(plane) 크기에 따라서 small plane이 유리한 경우가 있기 때문입니다. 이 경우 plane 공진 주파수가 사용 주파수를 빗겨가도록 설계해하는데 plane이 해당 목적을 갖도록 shaping을 해야 합니다. 즉 어떤 부위는 얇게 하고 어떤 부위는 넓게하고 하는 등의 조작을 해주어야 합니다. 따라서 위 문서는 일반적인 가이드라인으로 틀린 가이드라고 할 수 없으나 저는 100% 동의하지는 않습니다. 그리고, 1번 질문에 대한 답변이 새너제이 문서에도 있네요. 위 항목 중에서 다중 병렬 경로를 사용하라고 하는 부분은 1번 질문에 대한 것 입니다.

질문4. IC와 커패시터가 1면 실장되어 있는 경우 IC 그라운드와 커패시터 그라운드를 isolation해서 연결 후 GND plane에 연결하는 것을 권장합니다. 이것은 노이즈 보호성인데, 어느정도 두께로 해야하는 건지요?
답변> 질문에 대해서 이해하지 못했습니다. 1면 실장은 무엇을 의미하는지요? isolation해서 연결했다는 것은 무엇을 의미하는지요? 그냥 저의 추측으로 답변 드리자면, IC 중에 노이즈가 민감한 파워핀이 있고 노이즈를 유발하는 파워 핀이 있는데 이 둘을 격리하고 싶다는 것으로 이해하고 설명드립니다.
plane에 해자를 만들겠지요. 그리고 해자 폭이 얼마면 좋은지를 묻는 것이라면, 전류 흐름에 방해 되지 않을 정도면 될 것입니다. 구체적인 상황을 몰라 이정도 밖에 설명드릴 수 없을 것 같습니다.