PCBInside

 칩의 동작 속도가 고속화 되면서 가장 크게 문제가 되는 부분은 칩과 칩 간에 인터커넥션(interconnection)에서 임피던스 불일치(impedance discontinuities) 이다. 이 문제는 칩의 출력 임피던스와 인터커녁션 - PCB의 trace라고 생각해자 - 의 임피던스 불일치에서 발생한다. 따라서 보드 상에서 칩과 trace 시작 부분 사이에 터미네이션(termination) 저항을 넣거나 trace 종단과 파워 혹은 그라운드 사이에 터미네이션 저항을 넣어서 임피던스를 매칭시켜 주는 일을 한다. 그런데 여기에는 2가지 문제가 있을 수 있다. 하나는 신호 수가 매우 많을 경우 저항이 차지 하는 면적이 너무 많아져서 칩 근처에 저항을 배치하지 못하게 되는 문제가 발생할 수 있다. 결과적으로 칩과 저항의 거리가 멀어져 터미네이션 성능이 저하 될 수 있다. 다른 하나는 칩에서 나온 신호가 저항을 경유하기 위해서 스트립 라인에서 보드 외각으로 비아를 경유하여 나온 후에 다시 비아를 경유하여 스트립 라인으로 들어갈 경우 GHz 대역 신호의 품질이 나빠질 수 있는 문제가 있다. 이런 문제를 해결 하기 위하여 오래 전부터 칩 내부에 터미네이션 저항 기능을 넣어서 사용할 수 있게 한 칩들이 있다. 이 기능은 활성화 될 수도 있고 꺼질 수도 있다. 이런 기능은 업체별로 부르는 용어가 다른데 대표적인 것으로 다음과 같은 용어가 있다. 

ODT(On-Die Termination)

OCT(On-Chip Termination)

DCI(Digitally Controlled Impedance)

 ODT 기능이 없을 경우, 아래 그림처럼 보드 상에서 디스크릿 저항으로 터미네이션을 해주어야 한다.

칩 내부에 터미네이션 기능이 있는 경우는 아래 그림과 같다.

 위처럼 내부 터미네이션을 이용하는 대표적인 칩으로는 DDRx DRAM과 FPGA 같은 칩들이 있다. 이런 칩들은 ODT 기능으로 SI 문제의 제일 큰 비중을 차지 하는 임피던스 불연속 문제를 해결한다.

 최근 칩 트렌드는 고속화도 있지만 저전압화도 같이 진행되고 있다. 저 전압화의 영향으로 voltage tolerance 마진이 부족해지고 있다. 전통적으로 PI 문제는다음과 같이 해결한다. 고주파 영역 노이즈를 억제하기 위해서 칩 세라믹 커패시터를 칩 주변에 배치하고 저주파 영역 노이즈르 억제하기 위해서 보드상 아무 곳에나 벌크 커패시터를 배치한다. 이 때 고주파 영역에서 디커플링 성능은 마운팅 조건에 따라서 많이 달라질 수 있다. 가장 성능이 좋으면서 보드의 영향을 덜 받게 커패시터를 배치하는 방법은 패키지 보드에 커패시터를 배치하는 것이다. 그렇게 하면 상당히 고성능의 커패시터를 구현할 수 있다.

 위 사진은 VERTEX-7 FPGA의 패키지 사진이다. 칩이 마운트되어 있는 패키지 보드에 칩 커패시터들이 실장되어 있다. 이 커패시터들은 보드에 부착되는 커패시터들 보다 매우 우수한 성능을 갖는다. 해당 칩의 데이터시트(아래 그림 참조)에 있는 ESL 값이 보드에 부착된 커패시터 들에 비해서 상당히 작은 것을 알 수 있다(보드에 부착시 대략 1 nH 이상 될 것이다) .

 VERTEX-7 FPGA는 패키지 내부에 고성능 고주파 커패시터를 내장하고 있기 때문에, 보드에서는 uF 단위 이상의 중간 주파수 노이즈 이하 억제 커패시터들만 붙여주면 된다. 주의할 것은 저전압 추세에서 저주파 영역은 ESR 값이 작은 커패시터를 사용해야 한다는 점이다.

- 위 그림(혹은 사진) 및 표는 Stratix-5 와 Vertex-7 데이터시트 및 해당 제품 회사 홈페이지에서 가져온 것이다.

 커패시터를 배치할 때 Load(Device)로부터 얼마까지의 거리 이내에 배치를 해야 할까 하고 생각한적이 있었을 것이다. 이 말을 잘 생각해 보면 어느 정도의 거리를 벗어나면 커패시터가 제 역할을 하지 못한다는 말과 같다. 도대체 그 거리의 기준은 뭐고 왜 중요한지 살펴보자.

 커패시터의 역할은 load에서 발생되는 Noise를 억제하는 것이다.  노이즈를 억제하기 위해서는 Power와 Return (Ground) 간에 impedance를 낮게 유지해야 한다. 그런데 그 impedance는 load와 capacitor의 거리에 영향을 받는 함수이다. bypass 커패시터가 load로부터 어떤 거리만큼 떨어져 있다고 하자. 커패시터로부터 load까지의 charge 전송시간 보다 빠르게 커패시터는 반응할 수 없다. 커패시터가 load로부터 1/4 파장의 거리에 위치해 있다고 가정하면, 한쪽 끝(커패시터)은 낮은 임피던스를 유지하지만 다른 한 쪽 끝(load)은 높은 임피던스를 갖게 된다. 매우 빠른 전이(고주파) 엣지를 갖는 경우 이런 거리는 문제가 된다. 커패시터의 SRF(Self Resonance Frequency) 이상의 주파수에서 커패시터는 주파수에 비례해서 선형적으로 inductive해 진다. 즉 임피던스가 높아진다. 

 중요한 것은 인터커넥트의 유효 임피던스를 낮게 유지하는 것이다. 이것은 지연(delay)와 관련이 있고 커패시터가 공진 주파수와 관련된 어떤 거리 이내에 위치해 있어야 함을 의미한다. 이것을 식으로 표현하면 다음과 같다.

                             커패시터 유효 반경 = charge propagation velocity / (계수 * 2 * pi * Fsrf)

 계수는 200을 사용하는데 정해진 이유는 정확히는 모르겠고 아마도 충분히 낮은 임피던스를 유지할 수 있는 정도의 값을 선택한 것일 것이다. 계수가 4 이면 1/4 파장에 해당하는 거리가 되어 임피던스가 매우 높게 될 것이다. 식을 좀 더 현실적으로 쉽게 다시 쓰면 다음과 같다.

                             커패시터 유효 반경 = (3e8 / sqrt(Er)) / (200 * 2 * pi * Fsrf) 

                                                        = 1.45e8 / (1256.64 * Fsrf)

                                                        = 115 / Fsrf

 위에서,                                         Er = 4.3 적용(일반적인 FR4 보드)

                                                    유효반경 단위: mm

                                                    Fsrf 단위: MHz

 이제 예를 들어보자. 100 nF MLCC(Multi-Layer Ceramic Capacitor)의 공진 주파수가 대략 10 ~ 30 MHz라고 하고 위 식에 적용해 보면, 100 nF 커패시터의 유효 반경은 11.5 ~ 3.8 mm이다. 이 거리보다 먼 곳에 커패시터를 달면 효과가 급격히 사라질 수 있다. 다른 예로, 100uF 탄탈 커패시터의 공진 주파수가 500 kHz~1 MHz라고 하면, 100 uF 탄탈 커패시터의 유효 반경은 115 ~ 231 mm가 된다.

커패시터 제조 회사들은 시뮬레이션의 편의를 위해서 디커플링 커패시터 모델을 제공해 준다. 대부분 2가지 종류를 제공하는데 하나는 RLC 모델이고 다른 하나는 S-Parameter 모델이다. 이 둘 중에서 어떤 것을 사용하는 것이 적절할까?

아래 그림이 힌트를 주고 있다.

위 그림은 Xillinx white paper(wp411__Sim_Power_Integrity.pdf)에서 발췌한 것이다.

진한 파란색은 RLC 모델의 임피던스 특성을 보여주고 있고, 빨간색은 S파라미터 모델의 임피던스 특성을 보여준다. 공진점 살짝 위 주파수까지는 두 모델이 같은 특성을 보여 준다. 그러나 공진점 살짝 위 주파수부터 두 모델 간에 임피던스 값이 벌어지기 시작한다. 100 MHz에서 보면, 최소 50%에서 최대  250%정도까지 차이가 벌어진 것을 확인할 수 있다. 

따라서 고주파 영역의 정밀도가 중요할 경우 RLC 모델 대신에 S파라모델을 사용하는 것이 좋다.

 power pin 옆에 배치를 해야 할까? 아니면 ground pin 옆에 배치를 해야 할까? 그것도 아니면 power pin과 ground pin의 중간에 배치를 해야 할까?

 driver에서 나간 signal은 board를 통해서 반드시 driver로 되돌아 온다. bypass capacitor의 역할 중 하나는 이 되돌아 오는 signal이 driver로 잘 되돌아 오도록 경로를 제공하는 것이다. driver가 HIGH를 drive하게 되면 power pin으로 전류가 들어가 신호핀으로 나와서 보드를 돌아서 다시 driver 칩의 power pin으로 들어가게 된다. 마찬가지로 driver가  LOW를 drive하게 되면 ground pin으로 (negative)전류가 들어가 신호핀으로 나와서 보드를 돌아서 다시 driver 칩의 ground pin으로 들어가게 된다.

 그런데 여기서 명실할 것은 power나 ground가 plane으로 되어 있을 경우 return signal은 신호 trace와 가까운 쪽의 plane을 이용해서 돌아온다는 것이다. 그것이 power plane이든 ground plane이든 상관 없다. 이것은 loop inductance가 최소화 되는 경로를 택하기 위한 자연스런 현상이다. 신호선에 power plane이 가깝다고 가정을 하면, driver가 HIGH를 drive하면 return 되는 신호는 power plane을 타고 돌아와서 자연스럽게 power pin으로 들어간다. 그런데, driver가  LOW를 drive하면 return 되는 신호는 power plane을 타고 돌아오다가 칩 근처에 와서 bypass capacitor를 경유하여 ground plane으로 이동을한 후 ground pin으로 들어간다. 이 때 return 신호가 bypass capacitor를 지나가면서 power supply noise가 유발되게 되는 것이다. (물론 bypass capacitor가 없다면 plane간의 parasitic capacitance을 이용하여 신호가 jumping하므로 더큰 noise가 유발될 수 있다). 반대로 ground plane이 signal trace에 가까울 때도 위와 동일한 현상으로 설명을 할 수 있다.

 중요한 것은 loop inductance를 최소화 해야 한다는 것이다. capacitor가  power pin 옆에 있거나 ground pin 옆에 있거나 혹은 그 사이이에 있거나 하는 것은 작은 차이를 줄 수 있다. 그것은 design stack up 구조에 따라 적절히 선택할 수 있을 것이다. 그러나 capacitor를 power - ground pin의 간격보다 더 멀리 배치하는 것은 좋지 않다.

소개

Bus speed가 증가하고 switching time이 감소함에 따라서 고속 디지털 IC를 위한 bypass cap의 선택이 더욱 중요하고 복잡해지고 있다. Switching 전류가 증가함에 따라서 bypass cap의 용량도 증가할 필요가 있다. 동시에 작은 용량의 cap이 더욱 중요해 지고 있다. 적은 용량의 cap은 적은 series inductance를 갖기 때문이다.

Bypass cap의 역할은 IC로부터 power bus를 decoupling하는 것이다. 즉 IC의 power와 ground 핀으로부터 noise가 초과되는 것을 억제하는 것이다. 따라서 bypass cap은 IC의  switching 동안에 current를 공급할 수 있을 정도의 capacitance 값을 가짐과 동시에 ESR과 ESL이 적어야 한다.

적절한 cap의 선택은 경제적인 면과 디자인 신뢰성을 고려해야 한다. Power pin 주변에 큰 값의 cap을 달아 줄 수도 있겠지만, 그럴 경우 과도하게 큰 값은 또한 큰 ESL을 갖기 때문에 안정성에 문제가 되고 비용도 증가한다.

Cap값 구하기

2가지 방법이 있다. 첫번째 방법은 IC와 구동 되는 load의 관계에 따라서 결정되고 두번째 방법은 bypass circuit의 최대 허용 reactance를 이용한다.

36개의 output이 있는 syncBurst SRAM의 경우를 생각해 보자. 30pF의 load를 0V에서 3V까지 2ns동안 드라이브할 경우 transition current는 다음과 같다:

따라서 SRAM이 2ns동안 필요로 하는 최대 switching current는 36 x 45 = 1.62A 이다. Syncburst SRAM의 Vdd tolerance가 3.3V +0.3V/-0.165V이고, 2ns동안 power droop이 최대 0.05V까지 발생한다고 하면 bypass cap값은 다음과 같다:

Capacitor (캐퍼시터)

캐퍼시터는 도체 사이에 절연체를 넣어서 만든 3가지 수동 소자 중의 하나이다. 2개의 도체가 있으면 그 사이에는 반드시 capacitance 성분이 존재한다. 캐퍼시턴스는 두 도체가 바라보는 단면적과 두 도체 사이의 거리 그리고 절연체의 유전률에 의해서 결정이 된다. 아래 식은 학창 시절에 많이 보았을 것이다.

두 도체 사이의 거리가 너무 멀면 C는 거의 0에 가까워져서 무시할 수 있을 정도의 수준이 된다. 혹은 두 도체 사이에 바라다보는 면적이 매우 작으면 역시 C는 거의 0에 가까워져서 무시할 수 있을 수준이 된다. 무시할 수 있는 수준이냐 아니냐는 환경에 따라 달라진다. 기억할 것은 캐퍼시턴스를 컨트롤 할 수 있는 3 개의 변수가 있다는 것이다. 이것은 임피던스를 컨트롤할 수 있는 변수를 3개 가지고 있다는 것과 동일한 의미이다.

캐퍼시터는 DC 전류가 인가되면 전하를 보관하는 탱크 역할을 한다. 즉 DC신호는 차단을 한다. 반면에 AC 전류가 인가되면 캐퍼시터는 전류를 통과시키게 된다. 두 도체 사이를 통하여 흐르는 전류는 캐퍼시턴스의 크기와 두 도체 사이의 전압차 변화량에 비례하고 전압이 변하는데 걸리는 시간에 반비례한다. 식으로 표현하면 아래와 같다.

위 식을 살펴 보면, 이상적인 캐퍼시터는 주파수가 높아질수록(dt가 작아질 수록) 더 큰 전류를 통과 시킨다. 즉 손실 없이 더 잘 신호를 통과 시킨다. 주파수가 0이 되면, 즉 DC가 되면 캐퍼시터를 흐르는 전류는 0이 된다(위에서 언급한 내용이다).

실제의 캐퍼시터는 순수한 캐퍼시턴스 성분 이외에 약간의 저항 성분과 인덕턴스 성분도 가지고 있다(모든 도체는 적은 양이라도 어떤 식으로든 저항성분과 인덕턴스 성분을 가질 수 밖에 없다). 이것을 각각 ESR(equivalent series resistance)과 ESL(equivalent series inductance)이라고 부른다. 그런데 재미있는 것은 인덕이브 임피던스도 주파수의 함수라서 주파수가 높아지면 원래의 캐퍼시터가 가지고 있는 캐퍼시티브 임피던스와 경쟁을 하다가 어느 순간 둘의 크기가 동일한 지점에 오게 되면 그 캐퍼시터가 가질 수 있는 가장 작은 임피던스를 보이다가 주파수가 계속 더 높아지면 꼬리가 몸통을 흔드는 격으로 ESL이 더 중요한 역할을 하게 된다. 즉 캐퍼시터가 아니라 인덕터처럼 행동을 하게 된다.

캐퍼시터를 흐르는 전류는 위상에도 변화가 생기는데 전압이 전류보다 90도 뒤쳐지는 현상이 발생한다. 이것은 임피던스 파트를 설명할 때 다루도록 한다.