Squeeze layer stack

 예전에는 backplane에 대해서 걱정을 하지 않았다. 제조 가능한 범위 내에서 어떻게 만들든 문제될 것이 없었다. 그러나 이제 working speed가 1GHz가 넘어가면서 걱정이 되기 시작했다. backpalne의 두께가 performance에 영향을 줄 정도가 되었기 때문이다.

 

아래 그림은 전형적인 6mm 정도의 두께를 가진 유전율 4.3의 thorugh-hole(press fit) backplane via의 S21 transmission coefficient를 보여준다. 이 그림은 layer-1에서 바로 인근 layer로 signal이 진행하는 가장 worst 한 경우를 보여준다(via body의 bulk나 dangling 등은 그대로 둔다고 가정한다).

 빨간 점선은 via가 단지 capacitance(2.4pF)만 갖고 있다고 가정하여 lumped-element로 모델링했을 경우이다. 그러나 실제 performance는 빨간 실선처럼 나쁘게 나왔다. current의 path는 via 자체를 지나면서 solid plane에 displacement current가 흐른다 그리고 마침내 via impedance가 측정되는 부근을 지나게 된다. 회로적으로는 capacitor에 inductor가 직렬고 연결된 것 처럼 보이게된다. 따라서 F = 1/(2*pie*sqrt(LC))의 주파수에서 공명이 발생한다(대략 5.5GHz 부근). 이 부근에서 신호는 왜곡이 되게 된다. 심지어 공명주파수보다 훨씬 아래인 2GHz 부근에서도 2.5dB의 via attenuation이 발생한 것을 볼 수 있다.

 녹색 실선은 backplane을 좋은 재질(TLE-95, e = 2.95)로 바꾸었알 때를 보여준다. 이 재질은 유전율을 2.95/4.3 만큼 나주어 주는 효과가 있다. 낮아진 유전율은 via의 parasitic capacitance를 같은 비율로 낮추어 준다. 거기다 아래 그림처럼 원래것에 비해서 보드의 두께를 30%가량 낮출 수 있다. 따라서 via의 길이도 작아져서 parastic inductance를 줄인다.

 via를 줄이는 또 하나의 방법은 backdrilling 혹은 blind 나 buried via를 조합해서 사용하는 것이다.

 

High Speed Dignal Design online newsletter Vol.7 Issue 04 에서 요약  - 김선환 -