'원 포인트 레슨'에 해당되는 글 140건

  1. 2011.11.16 Backplane Design
  2. 2011.11.15 Nickel plated traces(트레이스에 니켈 도금할 경우)
  3. 2011.11.15 거친 표면 효과
  4. 2011.11.15 DC Resistance
  5. 2011.11.15 Ideal Transmission Line
  6. 2011.11.15 Top 10 Signal Integrity 원칙
  7. 2011.09.07 Chip을 죽이는 원인
  8. 2011.09.07 메인보드 실장 테스터 구성 시 슬롯 선택
  9. 2011.09.06 High Speed Design을 위한 Bypass Capacitor의 선택
  10. 2011.07.19 보드 디자이너의 중요성

Backplane Design

원 포인트 레슨 2011. 11. 16. 10:01
Question : 
 저는 수년동안 high-speed-board design을 하다가 이제는 telecom bussiness 때문에  backplane design을 합니다. 사용되는 파워는 -48V와 -48V return 인데, backplane의 모든 line card에 사용이 됩니다. 각 line card는 isolating dc/dc converter가 있어서 -48V를 5V와 3V로 변환하여 사용합니다. line card 사에에는 많은 1.25-Gbps의 differential signal pairs가 backplane을 지나 갑니다.
1. -48V와 -48V return supplies를 위해서 backplane에 power plane을 할당할 필요가 있을까요?
2. differential stipline이 -48V/-48 RETURN plane을 reference하게 할 수 있나요?
3. 만약 2번을 하게 한다면, -48V supply의 noise는 어떻게 다루어야 하나요?
4. edge-coupled 가 broadside-coupled 보다 좋은 이유는 무엇인가요?
 
Answer :
dc/dc converter가 "isolated"라면, -48V/-48 RETURN 와 5V, 3V, 그리고 gournd 사이에는 어떠한 DC 관계도 없음을 의미합니다. 이런 경우라면 -48V/-48 RETURN 를 위해서 solid plane이 필요하지는 않습니다. dc voltage drop이 너무 생기지 않는 범위내에서 그냥 굵은 trace로 충분합니다. 경우에 따라서는 2-oz 를 사용할 수도 있습니다. 이렇게 하는 것이 layout의 space를 적게 차지하는 것입니다. 큰 전류를 흘려야 한다면 metal bus bars를 사용해서 motherboard에 bolt를 체결할 수 있습니다. 그리고 케이블을 직접 bus bars에 연결하면 됩니다.
 motherboard 안에서 많은 solid plane이 chassis ground와 연결됩니다. 이 레이어를 chassis_A라고 부르면, 이 plane는 routing layers를 분리하게됩니다. 따라서 모든 traces는 chassis ground를 reference하게 됩니다. motherboard의 양 바깥쪽에는 solid chassis_A plane을 둡니다. 그리고 이 plane의 가장자리에 strip을 노출시켜서 product chassis와 연결시킵니다. chassis_A plane은 virtual sea of vias를 이용해서 연결합니다. via의 간견은 signal rise and fall time보다 가까워야 합니다.
 differential driver가 완변하게 균형이 맞지 않는면 chassis_A layer는 fast transitients의 일부를 전달해야 합니다. 따라서, chassis_A layer의 어떤 한 부분은 motherboard와 같은 potential이 아닙니다. card가 "quiet: chassis connection을 요구할 경우, I/O signals에 low pass filtering을 사용해야하고 두번째 chassis layer(chassis_B)가 필요합니다. chassis_B는 그 끝에서 product chassis와 연결하고 다른 어떤곳에서도  chassis_A와 연결하지 않습니다. chassis_B는 다른 fast digital signal의 reference로 사용해서는 않됩니다. 이런 목적을 위해서 완전히 다른 혹은 chassis_A의 고립된 일부분을 사용할 수 있습니다.
 전기적 고려보다는 경험적으로 edge-coupled가 boardside-coupled보다 더 많이 선택이 됩니다. boardside는 via에서 약간의 asymmetry가 있고 다른 레이어를 이용해서 제조되기 때문에 더 타이트한 제조를 요구하게 됩니다. asymmetry와 tolerance 문제를 피하기 위해서 A-S-S-A-S-S-A-S-S-A board stack 구조를 가진 edge coupled를 추천 합니다. A는 chassis_A plane이고 S는 6개의 signal layer인데 각 cavity속의 signal layer는 수평과 수직 routing에 사용 됩니다.

EDN Magazine May 25, 2000 에서 요약  - 김선환

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:

Nickel plated traces(트레이스에 니켈 도금할 경우)

원 포인트 레슨 2011. 11. 15. 14:06
Question :  
 PCB 제조 업체의 엔지니어인데요. immersion gold의 사용에 대한 다양한 process를 시도하고 있습니다. copper pad 위에 대략 3 um 1정도의 nickel을 deposition 한 후에 0.13 um 정도의 gold를 deposition 합니다. 2가지 경우에 대해서 조사를 해보았는데, 첫째는 모든 traces/pads에 대해서 nickel을 coating한 후에 solder mask를 적용하는 것이고 두번재는 solder mask를 traces에 먼저 적용한 후에 pads에만 nickel과 gold를 적용하는 것 입니다. traces 위에 얹어진 Ni/Au에 의해서 유발되는 skin effect의 변화에 대해서 조언을 얻고자 합니다. TDR tester를 사용해본 결과 characteristic impedance에는 별 차이가 없어 보였습니다. 실제로 어떤 potential problem이 있는 걸까요?
 
Answer :
 nickel이 magnetic이라는 것을 지적하면서, 또한 copper에 plating할 수 있는 chemistry가 잘 정립되어 있다는 내용이 담긴 "steel-plated power planes"를 쓰고 난 후부터 많은 질문을 받았습니다. 재미있는 것은 nickel의 magnetic permeability는 steel이 주변에 없어서 극적인 효과는 거의 없지만 조사해볼 가치는 충분히 있습니다.
 nickel plating의 높은 magnetic permeability 때문에, conductor의 nickel 쪽에서의 skin effect에 의한 저항은 bare-coper(core)쪽보다 훨씬 큽니다. 아마도, 한쪽의 저항값이 크더라도 다른 면에 good copper trace를 갖고 있기 때문에 괞찮을 거라고 생각할 수 있습니다. 바닥면은 nickel plated 면과 평행인 것처럼 여겨질 수 있습니다. 그래서, 니켈면쪽 저항이 무한대라 하더라도 그외 모든 저항값의 두배 만큼 나빠지지 않을 거라 생각할 수 있습니다. 그러나 이것은 불행하게도 잘못된 분석 입니다. 고주파에서, 전류는 TRACE의 SKIN RESISTANCE 에 상관없이 Total inductance가 최소화되는 구조가 되도록 가장자리에 분포를 하게 됩니다. 즉, 바깥쪽(plating쪽)의 skin resistance가 바뀌면, 매우 높은 주파수에서 trace 주변의 current 분포에 변화를 주게 되어 고주파를 제한하게 됩니다.
 DC에서 전류는 total dissipated power를 최소화 하게 분포를 합니다. 예를들어, 저항 A와 저항 B가 병렬(평행)이고 각각 저항값이 2이면, total저항은 1이 됩니다. 만약 A의 값을 두 배로 키우면(4) DC 저항 값은 (4*2)/(4+2) = 4/3 이 됩니다. DC에서는 A에서는 더 적은 전류가 흐르게 되고 B로 더 많은 전류가 흐르게 됩니다. 그리고 종합적으로는 더 적은 소모가 이루어지게 됩니다. A 값을 어떻게 하든지 병렬 조합은 2보다 클 수 없습니다.
 고주파에서는, 전류의 분포가 overall inductance를 최소화하게 분포합니다(이것은 회로를 감싸는 magnetic field에 저장되는 에너지가 최소화되게 합니다). PCB trace에서 이것은 top과 bottom에 전류의 ratio가 inductance에 의해 고정이 되고 두 표면의 표면저항의 변화에는 반응을 할 수 없음을 의미합니다. 위의 예로 다시 돌아가서 A를 microstip의 top surface라고 하고 B를 bottom surface라고 합시다. A의 resistance 값을 2배로 해도 current는 변하지 않으며 A에서 소모되는 power는 2배가 됩니다. A가 power의 절반을 소모하기 시작하면 total dissipation은 (1/2)*2 + (1/2) = 3/2. 가 됩니다. power가 effective resistance에 비례하는 constant-current 회로에 대해서는 50%(원래 값의 3/2)까지 effective resistance가 증가 했다고 말 할 수 있을 것입니다. A의 resistivity를 10배 증가시키면 effective resistance는 (1/2)*10+(1/2) = 5.5 배 까지 증가 합니다. 표면 저항의 증가는 전체 effective resistance의 계속되는 증가를 가져 옵니다. 이 효과가 얼마나 나쁜지를 계산해 봅시다.
 copper에 대한 nickel의 resistivity는 k = 4.5 입니다. 1 GHz에서 nickel의 magnetic permeability는 5 ~ 20 입니다(여기서는 u=10으로 하죠). 1 GHz에서 nickel의 surface resistance의 증가는 k * u = 6.7 입니다. 50-ohm FR-4 pure-copper microstip에서 top side의 current density는 대략 전체의 1/3 이라고 하면, 1/3의 dissipation을 6.9의 factor로 증가시키면 loss는 ((1/3)*6.7 + 2/3) = 2.9 가 됩니다. 이것은 대충 resistive trace loss의 3배 정도 입니다. 1 GHz의 주파수에서 nickel plating은 effective useful trace length를 1/3로 감소 시킵니다. 1 GHz에서 nickel의 skin depth를 체크해 보았더니 대략 1.4 um 였는데 이것은 nickel plating 보다 얇은 값입니다. nickel plating의 두께를 gold만큼 얇게 할 수 있다면 nickel의 효과는 미미할 것입니다. 그러나 그렇게 하면 barrier layer로서의 역할을 하지 못 할 것입니다.
 TDR waveform에서 어떤 series resistance의 존재는 위로의 tilt를 보입니다. 아마도 trace가 처음에 약간 낮은 impedance를 보여준다고 생각할 수 있습니다(high frequency에서). 그리고 점점 시간이 지나면서 큰 값으로 가는 것 처럼 보일 수 있습니다(low frequency). tilt의 양은 series resistance 의 양에 달려 있습니다. 예상컨데, nickel-plated trace가 bare-copper trace보다 더 많이 위로 tilt된 것을 보았을 것입니다. 이것이 이 효과가 있다는 것을 알게해주는 하나의 방법 입니다. 길이가 10 인치 정도 이상의 길이라면, TDR trace의 far end에서 돌아오는 step edge르 잘 살펴보면 아마도 ristime이 눈에 띄게 degradation되어 있는 것을 볼 수 있을 것입니다. 이 degradatoin은 nickel-plated trace가 bare copper trace보다 훨씬 심할 것입니다.

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:

거친 표면 효과

원 포인트 레슨 2011. 11. 15. 13:54
표면을 마이크로 스케일로 쳐다보면 완벽하게 부드러운 표면은 거의 없다. 
거칠기의 정도는 표면의 bumps의 h(높이)의 RMS로 표현이 된다.
낮은 주파수에서는 전류의 (skin) depth가 h를 충분히 능가해서 거친 표면의 효과가 거의 없다.
그러나 고주파에서는 skin depth가 줄어들어 bump의 h보다도 줄어들 수 있다.
이렇게 되면 전류는 conductor의 contour를 따라 흐르게되므로 산이나 골을 경험하며 흐르게된다.
결과적으로 material의 resistance 증가 현상이 나타나게된다.
평균적인 경향으로 conductor surface가 60도면, 표면 저항은 거의 100 % 증가한다.
대략 4.37GHz면 h = 1 micron이다. FR-4의 전형적인 h는 6 ~ 18 micron이다.
h = 6 micron이면 1 GHz보다 약간 큰 onset freuqnecy의 h이다.
skin depth에 의한 resistance는 표면의 roughness에 달려 있다.
PCB 재료 벤더들은 표면 거침을 말할 때 그들의 cores에 toothing profiles을 언급한다.
core의 안쪽 표면은 거칠다. 바깥쪽 표면은 PCB 제조 공정 중에 제어를 할 수 있다.
가장 aggressive한 방법은 double-treat process이다.

EDN magazine December 6, 2001 에 있는 내용 요약. 

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:

DC Resistance

원 포인트 레슨 2011. 11. 15. 13:49
Rdc = Ka * p / a
 
여기서,
        Ka : return path의 추가된 DCR을 고려한 correction factor
        p   : conductor의 resistivity (Ohm-m)
        a   : conductor의 단면적 (m^2)
 
 annealed copper는 실온에서 p = 1.724 * 10^(-8) Ohm-m이다. PCB trace는 넓고 flat한 return path를 가지고 있어서 Ka = 1로 간주하고, twisted-pair 구조의 경우 Ka = 2가 된다. Coaxial Cable은 center conductor와 outer shield의 합으로 DCR을 구할 수 있는데 일반적으로 제조사에서 제공하는 worst-case spec을 이용하는 것이 바람직하다. 기억해야 할 것은 나가는 신호와 들어오는 신호 모두 같기 때문에 모두 파워를 소모한다는 것이다.
 
 Round copper의 DCR을 estimate하는 Rule of thumb
1. AWG(American Wire Gauge)는 round wire의 diameter의 logarithmic measure이다. gauge가 클수록 wire는 작다.
2. 6 AWG points는 직경을 반으로 한다.
3. 면적은 직경 제곱에 비례하고, 3 AWG points는 면적을 반으로 한다.
4. 3 AWG points는 wire resistance를 두 배로 한다.
5. 24-AWG(#24 AWG)의 nominal diameter는 0.507mm(0.02in)이고 실온에서 0.085 Ohm/m(26 Ohm/1000 ft)이다.
6. twisted pair 24-AWG cable은 실온에서 0.175 Ohm/m 의 total series resistance를 가지고 있다.
7. RG-58/U coaxial calbe은 AWG 20의 standard core(실온에서 0.034 Ohm/m)를 이용한다.
8. copper의 resistance는 매 1도씨 마다 0.39% 증가하고, 70도씨 이상에서는 그 양은 31%까지 이다.
 
Equations
Diameter in inches = 10^( -(AWG+10)/20 )
Diameter in cm      = 2.54 * 10^( -(AWG+10)/20 )
Rdc per 1000 ft       = 0.0104 / (diameter in inches)^2   @ 25도씨
                            = 1.04 * 10^( -(AWG+10)/20 )        @ 25도씨
Rdc per 100m        = 0.022/(diameter in cm)^2          @ 25도씨
                           = 0.341 * 10^( -(AWG+10)/20 )       @ 25도씨
 
PCB에서는
Rdc                     = 1.669 * 10^(-8) / ( W * T)
                          = 4.789 * 10^(-4) / ( W * Toz)
여기서,
           W    : line width
           T     : thickness of line(m)
           Toz : plating weight of line in ounces

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:

Ideal Transmission Line

원 포인트 레슨 2011. 11. 15. 13:40

 ideal transmission line distortion attenuation이 없다.

 ideal transmission line을 만들기 위해서는 zero resistance, uniform cross section, wavelength보다 짧은 간격을 갖는 prefect conductors perfect dielectric이 필요하다.

 완벽한 transmission line에서의 propagation velocity는 진공에서의 빛의 속도와 같다. 대략 2.998 * 10^8 m/s 이다. 다른 단위로는 0.3 m/ns, 1 foot/ns 이다.

 Conductors 주위의 magnetic혹은 dielectric material의 존재는 electrical signal velocity를 느리게 한다. Conductors homogeneous dielectric material에 둘러 쌓여 있다면 velocity는 다음과 같이 줄어든다.

 v = c / sqrt(Er*Ur)

 여기서,             v = velocity of propagation

                        c = velocity of light in vaccum

                       Er = relative electric permittivity(dielectric constant)

                       Ur = relative magnetic permeability

 대부분의 insulating materials non-magnetic이므로 Ur = 1이고 다음과 같이 다시 쓸 수 있다.

 v = c / sqrt(Er)

 위 식은 homogeneous nonmagnetic insulating material에 둘러 쌓인 ideal distortion-less lossless line에서의 경우이다.

 microstrip처럼 in-homogeneous한 경우에는 dielectric material velocity를 늦추기는 하지만 그렇게 크지는 않다.

 위 식을 보면 velocity dielectric material에 관계됨을 알 수 있다. 그런데 velocity는 그것 말고도 R, L, G, C 값과도 관계가 있다.

 Lossless line R = G = 0인 경우이다. 이 경우 impedance propagation coefficient

Z = sqrt(jwL/jwC) = sqrt(L/C)

r(w) = sqrt(jwL*jwC) = jw*sqrt(LC)

 propagation coefficient의 실수부는 모든 주파수에서 zero이고 이것은 zero loss를 의미한다. 허수부는 w*sqrt(LC)linear phase delay를 갖는다. 여기서 velocity를 추출하면

v = 1 / sqrt(LC)

 위에서 dielectric constant로 구한 식과 비교하면

c/sqrt(Er) = 1/sqrt(LC)

위 식에서 독립적으로 L C를 바꾸는 데는 한계가 있음을 알 수 있다. 어떤 값이든 하나를 바꾸어도 결과는 일정하다는 것이다. 이것은 stripline의 특징을 잘 설명한다. Trace를 굵게 하면 C 값이 커지고 따라서 L 값은 작아져서 velocity는 변하지 않고 constant하다. Microstrip의 경우는 in-homogeneous dielectric이므로 trace의 굵기 변화가 air trace 밑의 dielectric material에 분포하는 electric field에 상대적 비율로 다르게 적용되어 결과적으로 영향이 적다.

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원 포인트 레슨 2011. 11. 15. 13:31
1. 정확한 예측을 할 수 있는 analysis tools의 장점을 활용하고 design tools에 대한 확신을 가져라.
 
2. reality와 myth를 분별할 수 있는 유일한 방법은 rules of thumb, approximations, numerical simulation tools, 또는 measurements에 수치를 넣어보는 것이다.

3. 모든 interconnect는 그 길이, 모양, signal rise time등과 상관없이 signal과 return path를 가지고 있는 transmission line이다. signal은 interconnect를 지나가면서 매 순간마다 instantaneous impedance를 보게 될 것이다. 이 때 transmission line의 cross section이 uniform해서 instantaneous impedance가 constant하면 signal quality를 극적으로 좋아질 것이다.

4. ground라는 말을 잊어라. 이 용어에 의해서 해결되는 것보다 문제가 더 많이 생긴다. 모든 signal은 return path를 가지고 있다. return path를 생각하고 그것에 대한 직감력을 훈련하고 signal path처럼 조심스럽게 취급하라.

5. voltage가 변하면 capacitor를 통해서 current가 흐른다. fast edges에 대해서는 circuit board의 edge 사이에 혹은 dangling wire 사이에 air gap이 있어도 fringe field capacitance를 통해서 low impedance를 가질 수 있다.

6. Inductance는 기본적으로 current를 완전히 감싸는 magnetic-field의 수와 관련이 있다. 어떤 이유에서건 field line loops의 수가 변하게 되면, conductor를 가로질러 voltage가 유발된다. 이것이 some reflection noise, cross talk, switching noise, ground bounce, rail collapse, 그리고 some EMI의 시발점이 된다.

7. ground bounce는 return path의 total inductance를 통해서 흐르는 current의 변화에 기인한 ground return conductor에 발생하는 voltage의 변화이다.

8. signal의 bandwidth는 등가 frequency square wave와 비교해서 가장 높은 sine-wave frequency이다. model의 bandwidth는 model이 interconnect의 actual performance 정확하게 예측할 수 있는 가장 높은 sine-wave frequency이다.

9. 몇 가지 예외를 제외하고 signal integrity에서 사용되는 모든 formula는 definition이거나 approximation이다. 정확성이 중요하면 approximation을 사용하면 않된다.

10. lossy transmission line에 의해서 유발되는 문제는 rise-time degradation이다. losses는 skin depth와 dielectric losses 때문에 frequency가 증가하면 증가한다.

- Lord Kelvin(번역 : 김선환)

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High Speed Design을 위한 Bypass Capacitor의 선택

원 포인트 레슨 2011. 9. 6. 14:32

소개

Bus speed가 증가하고 switching time이 감소함에 따라서 고속 디지털 IC를 위한 bypass cap의 선택이 더욱 중요하고 복잡해지고 있다. Switching 전류가 증가함에 따라서 bypass cap의 용량도 증가할 필요가 있다. 동시에 작은 용량의 cap이 더욱 중요해 지고 있다. 적은 용량의 cap은 적은 series inductance를 갖기 때문이다.

Bypass cap의 역할은 IC로부터 power bus decoupling하는 것이다. IC power ground 핀으로부터 noise가 초과되는 것을 억제하는 것이다. 따라서 bypass cap IC  switching 동안에 current를 공급할 수 있을 정도의 capacitance 값을 가짐과 동시에 ESR ESL이 적어야 한다.

적절한 cap의 선택은 경제적인 면과 디자인 신뢰성을 고려해야 한다. Power pin 주변에 큰 값의 cap을 달아 줄 수도 있겠지만, 그럴 경우 과도하게 큰 값은 또한 큰 ESL을 갖기 때문에 안정성에 문제가 되고 비용도 증가한다.

Cap값 구하기

2가지 방법이 있다. 첫번째 방법은 IC와 구동 되는 load의 관계에 따라서 결정되고 두번째 방법은 bypass circuit의 최대 허용 reactance를 이용한다.

36개의 output이 있는 syncBurst SRAM의 경우를 생각해 보자. 30pF load 0V에서 3V까지 2ns동안 드라이브할 경우 transition current는 다음과 같다:


따라서 SRAM 2ns동안 필요로 하는 최대 switching current 36 x 45 = 1.62A 이다. Syncburst SRAM Vdd tolerance 3.3V +0.3V/-0.165V이고, 2ns동안 power droop이 최대 0.05V까지 발생한다고 하면 bypass cap값은 다음과 같다:







온도나 수명에 따라서 70nF정도를 선택하면 될 것이다. 그러나 34nF 두개를 병렬로 사용하면 ESR을 줄일 수 있다. 불필요하게 큰 캐퍼시터(예를 들면0.47uF)을 사용한다면 noise spec에 어긋나는 glitch를 유발할 수 있는 불필요한 inductacne가 추가되는 셈이 된다.

예를 들어 1.5nH 정도의 작은 시리즈 인덕턴스가 있다면, V = L x di/dt를 이용하면, glitch는 최대 1.4V 이하이다. 그러나 전체 bypass loop를 고려하면 병렬 인덕턴스와 캐퍼시턴스 때문에 glitch는 훨씬 작을 것이다.

실험과 시뮬레이션 결과 switching을 출력 수와 PCB power bus impedance에 따라서 bypass cap에서 glitching이 매우 중요함을 알 수 있다. Micron’s 32Kx16 syncburst SRAM worst-case(66Mhz bus에서 모든 출력이 Low에서 High로 드라이브될 때)에서 1nH 정도의 적은 bypass series inductance spec을 초과하는 noise를 유발한다.

Series inductance의 효과를 고려한다면 지금까지 살펴본 전하 공유에 기초한 방법은 고속 광역 IO같은 IC에서 필요로 하는 낮은 impedance를 제공해 주지 못한다. 따라서 reactance를 이용하는 방법을 알아 보자.

“High Speed Digital Design : A Handbook of Black Magic”은 이러한 방법에 대해서 알려주는데 결론은 PCB 주변에 분포된 capacitor array(board 전체를 bypass)를 이용하는 것이다. 이 방법은 solid power and ground plane을 이용한다는 것을 명심해야 한다. Board level bypass를 결정할 때 Power bus inductance를 결정하고 그 inductance를 가로질러 switching하는 large current에 기인한 noise bypass 시켜야 한다.

위의 예를 계속 해보자. Power supply margin 3.3V +0.3V/-0.165V 사이에서 유지될 수 있는 reactance회로를 결정해야 한다. Supply pin을 가로질러 변하는 최대 전압은 0.05V이고 전류의 변화는 1.62A이 되어야 한다. Power supply pin에서의 최대 reactance는 다음과 같이 된다:

board level bypass capactor가 유효한 최대 주파수는 그것의 series inductance에 달려 있다. Board level bypass를 위한 전해질 캡은 일반적으로 5nH series inductance를 가지고 있다.

회로가 견뎌야 하는 인덕턴스는 다음과 같다:

일반적인 surface mount chip capacitor 1.5nH의 인덕턴스를 가지고 있다. 충분히 인덕턴스를 줄이기 위해서는 다음과 같은 수 만큼의 캐퍼시터가 필요하다.

array bypass의 값은 다음과 같다.

이 결과로부터 76개의 64nF capacitor board 주변에 배치해야 함을 알 수 있다. 이것은 로딩이 30pF임을 가정할 때이고 다른 환경에서는 추가의 bypass가 필요할 수 있다.

이 결과에서 76개의 캐퍼시터를 배치한다는 것은 비 합리적이다. Series inductance를 획기적으로 줄여서 capacitor의 수를 줄일 수 있는 표준 EIA 사이즈의 사용 가능한 capacitor들이 있다.

Dielectric Geometry

Capacitance value를 선택하는 것 만큼 중요한 것이 유전체 재료와 디바이스의 형태이다. 어떤 유전체 재료(Z5U)는 온도 혹은 수명에 따라서 cap value의 변동 폭이 매우 심하다. 큰 캡 값은 큰 인덕턴스를 갖는다는 것을 기억하자. Length-width ratio inductance에 큰 영향을 미치는데 MLC(multi layer ceramic) capacitor EIA 표준 크기는 4자리 숫자로 표시가 된다. 0805는 길이 80mil 넓이 50mil을 의미한다. Size ratio는 대략 2nH정도의 인덕턴스 영향을 준다. AVX는 역 비율 캐퍼시터는 개발했다. 또한 AVX LICA(Low Inductance Capacitor Array)도 개발했다. 이 경우 ESR도 작아지게 된다.

그런데 ESR이 작아지게 되면 예상치 못한 결과를 가져올 수 있다. ESR noise를 깎아주는 역할을 하기 때문에 ESR이 작으면 damping이나 ringing이 더 길어 질 수 있다.

 

원문 : Micron TN-00-06.
번역 : 김선환


 

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보드 디자이너의 중요성

원 포인트 레슨 2011. 7. 19. 14:48

수 년 전에 전 직장에서 있었던 일이다. 전무님과 나 그리고 PCB 디자이너들이 저녁 회식을 하는데, 그 자리에 전무님과 지인 관계에 있는 어떤 분이 함께 자리를 하게 되었다. 그 때, 그 분이 나에게 이런 말을 했다. “임피던스는 PCB 제조업체에서 다 맞춰주는 거 아니냐? ……”

그 분의 요지는 회로는 회로 엔지니어가 다 만들어 주고, 임피던스는 제조회사에서 다 맞추어주니까 PCB 디자이너는 뭐 별로 하는 게 없지 안느냐 하는 것 이었다. 나는 그 자리에서 반박하지는 않았다. 그 이유는 2가지 때문인데, 첫째는 실제로 그 분 말이 어느정도는 맞기 때문이다. 실제로 많은 PCB 디자이너들이 (연결만 하면 되는?) 단순 디자인 작업을 많을 하고 있기 때문이다. 둘째는, 그 분이 PCB 디자인 작업을 그렇게 대수롭지 않게 생각하고 있는데, 거기다 대고 이러 저러 해서 그렇지 않고 중요하다고 말한다는 것 자체가 좀 우스운 것 같아서이다.

 

임피던스 컨트롤은 누가 하나? 제조업체에서 하나? 그렇지 않다. 임피던스 컨트롤은 보드 디자이너 - PCB 디자이너와는 개념이 다르다. 보드 디자이너가 PCB 디자인을 겸할 수도 있고, 회로 디자인을 겸할 수도 있다 - 가 하는 것이다. 보드 디자이너가 50 ohm으로 할지 40 ohm으로 할지 혹은 60 ohm으로 할지를 결정한다. 제조업체는 주문한 요구사항에 맞추어 제작을 할 뿐이다. 임피던스를 결정한다는 것은 단지 그 값을 정하는 것 만이 아니다. 회로 관점에서는, 어느 부분에서 어떤 터미네이션을 어떻게 할지, 임피던스 오차는 얼마로 할지를 결정하는 것이며, PCB 디자인 관점에서는, 어떤 적층 구조로 가져갈지, 트래이스의 패턴 폭은 얼마로 할 지, 보드 재료는 무엇으로 할 지 등을 결정 하는 것이다. 그리고 이런 정보를 제작업체에 주는 것이며, 제작 후, 실제 값이 처음 설정한 값과 어떻게 달라졌는지를 살펴서 피드백하고, 만들어질 보드의 성능이 회로의 성능에 어떤 영향을 주는 지를 살피는 것이다. 심할 경우 via의 크기(직경, 높이, 패드, 클리어런스)도 임피던스에 영향을 주므로 이런 것까지 고려를 해야 한다. 결코 가벼운 작업이 아니다. 전문적인 기술을 요구하는 작업이며, 초고속, 고성능 보드에서 성능을 좌우하는 매우 중요한 키 포인트 중에 하나이다. 초고속(GHz)에서는 transition time이 매우 짧으므로, 아주 작은 impedance mismatch 구간도 critical하게 작용할 수 있다. Impedance가 그래서 중요한 것이고, 보드 디자인은 임피던스로 시작해서 임피던스로 끝난다고 말하는 것이다. 임피던스라고 하는 한 마디의 말로 표현되지만 그 안에는 많은 것이 녹아 있다.

 

PCB 디자인은 회로의 물리적 구현이다. 어떻게 구현되느냐에 따라서 성능이 많이 달라진다(다만 성능 차이를 못 느낄 정도로 마진이 큰 보드들이 많이 있다. 그래도 EMI 특성은 상당히 달라질 수 있다). 특히 고속(GHz) PCB에서는 그 효과가 확연히 들어난다. 어떻게 PCB를 디자인 하였느냐에 따라서 개발 비용이 수 배 차이가 날 수 있다. 그런데 어떻게 PCB 디자인을 단순 작업이라 부를 수 있는가? 현명한 투자자라면 인건비 두 배를 더 주더라도 똑똑하고 유능한 PCB 디자이너를 고용하는 것이 몇 배의 비용 절감을 가져온다는 것을 알 것이다. PCB 디자이너도 자신이 어떻게 하느냐에 따라서 회사의 비용을 대폭 절감 시켜 줄 수도 있고 반대로 회사에 (자신의 인건비와는 비교도 안 되는) 큰 비용을 지불 시킨다는 것을 잊지 말아야 한다.

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